用于收发器的灵活置乱器/解置乱器架构

摘要

本发明涉及一种设备，其包含具有多个位的多项式寄存器(510)，其中所述多项式寄存器经配置以存储用户定义的多项式。收发器(406、408)耦合到第一总线、第二总线及所述多项式寄存器。所述收发器包含：自同步置乱器(502)，其经配置以使用所述用户定义的多项式从第一信号产生经置乱信号；及自同步解置乱器(506)，其经配置以使用所述用户定义的多项式从第二信号产生经解置乱信号。

说明书

技术领域

本发明大体来说涉及一种收发器，且更特定来说，涉及一种具有灵活架构的物理收发器(PHY)。

背景技术

图1展示常规系统100的实例。在此系统100中，主机102-1到102-N(举例来说，其可为计算机、路由器或交换机)能够通过网络接口104-1到104-N经由通信媒体112(举例来说，其可为光纤、底板或双绞线)彼此进行通信。在此实例中，网络接口104-1到104-N采用电底板上以太网且更具体来说采用10GBase-KR。对10GBase-KR的描述可见于电气与电子工程师协会(Institute of Electrical and Electronics Engineers；IEEE)标准802.3-2008(其日期为2008年12月26日且其出于所有目的而以引用方式并入本文中)中。这些网络接口104-1到104-N采用媒体接入控制(MAC)电路106-1到106-N，电路106-1到106-N经由媒体独立接口(MII)108-1到108-N(其通常可具有半双工或全双工操作)与PHY 110-1到110-N进行通信，这些中的每一者均在IEEE标准802.3-2008中予以描述。

然而，此处所关注的是PHY 110-1到110-N，且如在图2中可更详细地看到，PHY110-1到110-N(下文称PHY 110)，PHY 110采用数个子层。此PHY 110可为独立集成电路(IC)或可与MAC电路(即，MAC电路106-1)及MII 108集成在一起。如所展示，PHY110通常由以下各项构成：物理媒体相依(PMD)子层逻辑212、物理媒体附接(PMA)子层逻辑210、前向错误校正(FEC)子层逻辑204，及物理译码(PCS)子层逻辑202。这些子层逻辑电路202、204、210及212彼此交互以在MII 108与通信媒体112之间提供通信。对于发射，FEC子层逻辑204采用如IEEE标准802.3-2008第74款中所描述的编码器206，且对于接收，FEC子层逻辑204采用如IEEE标准802.3-2008第74款中所描述的解码器308。

如在图3中可看到，PCS子层逻辑202可为具有PCS发射器302及PCS接收器304的收发器。在此实例中，发射器302能够从MII 108接收数据、借助编码器306对数据进行编码、借助置乱器308对经编码数据进行置乱，并借助齿轮箱310进行转换(以便由FEC子层逻辑204使用)。在此实例中，接收器304能够使用齿轮箱312转换来自FEC子层逻辑204的数据、借助解置乱器314对数据进行解置乱，并借助解码器316对数据进行解码(以供与MII 108一起使用)。举例来说，PCS子层逻辑202的细节可见于IEEE标准802.3-2008第48及74款中。

此处所关注的是置乱器308及解置乱器314。在此实例中，置乱器308及解置乱器314能够执行数据置乱/解置乱及错误检查。借助PHY 110-1到110-N对数据进行置乱/解置乱的一个目的是实质上将数据随机化以减少电磁干扰(EMI)的影响且改进信号完整性。这通常通过使用借助指定多项式产生的伪随机位序列(PRBS)来实现。举例来说，对于8b/10b编码，可采用PRBS-7(或1+x⁶+x⁷)，且对于同步光学连网或SONET(如ITUO.150中所指定)，可采用PRBS-23(或X²³+X¹⁸+1)。类似地，可采用此PRBS信令来进行错误检查。

然而，如上文所证实，一个多项式通常并不适用于所有标准(例如，802.3-2008及SONET)；每一标准通常指定其自身的多项式。惯例上，这意味着每一PHY(例如，110-1)将针对特定标准加以设计(例如，针对802.3-2008，为PRBS-7)且将缺乏与其它标准一起使用的灵活性。造成这种情形的原因是，用于PHY(例如，110-1)的串行及并行实施方案将在面积、价格及功率消耗方面过于昂贵以致不能普遍适用。

因此，需要一种灵活的收发器架构。

以下文献中描述了常规系统的一些实例：第4,744,104号美国专利；第5,267,316号美国专利；第6,820,230号美国专利；第6,907,062号美国专利；第7,124,158号美国专利；第7,414,112号美国专利；第7,486,725号美国专利；第7,505,589号美国专利；及第2003/0014451号美国专利公开案；第2007/008997号美国专利公开案；及第2007/0098160号美国专利公开案。

发明内容

根据一实施例，提供一种设备。所述设备包括：多项式寄存器，其具有多个位，其中所述多项式寄存器经配置以存储用户定义的多项式；第一总线；第二总线；及收发器，其耦合到所述第一总线、所述第二总线及所述多项式寄存器，其中所述收发器包含：自同步置乱器，其经配置以使用所述用户定义的多项式从第一信号产生经置乱信号；及自同步解置乱器，其经配置以使用所述用户定义的多项式从第二信号产生经解置乱信号。

根据一实施例，所述第一总线进一步包括第一输入总线及第二输入总线，且其中所述第二总线进一步包括第一输出总线及第二输出总线，且其中所述收发器进一步包括：发射器，其具有耦合到所述第一输入总线及所述自同步置乱器的编码器，其中所述自同步置乱器耦合到所述第一输出总线；及接收器，其具有耦合到所述第二输出总线及所述自同步解置乱器的解码器，其中所述自同步解置乱器耦合到所述第二输入总线。

根据一实施例，所述第一输入总线具有可编程宽度。

根据一实施例，所述自同步置乱器及自同步解置乱器中的每一者进一步包括：第一矩阵电路，其经配置以包含对应于所述用户定义的多项式的第一矩阵；第二矩阵电路，其经配置以包含对应于所述用户定义的多项式的第一矩阵；第一乘法器，其耦合到所述第二矩阵电路且耦合到所述编码器及所述第二输入总线中的相应一者；数据寄存器；第二乘法器，其耦合到所述第一矩阵电路及所述数据寄存器；及“异或”电路，其耦合到所述第一及第二乘法器且耦合到所述第一输出总线及所述解码器中的相应一者。

根据一实施例，所述自同步置乱器的所述数据寄存器耦合到所述编码器，且其中所述自同步解置乱器的所述数据寄存器耦合到所述第二输入总线。

根据一实施例，所述多项式寄存器具有32个位。

根据一实施例，提供一种方法。所述方法包括：从具有多个位的多项式寄存器检索用户定义的多项式；至少部分地基于所述用户定义的多项式而产生第一及第二矩阵；将所述第一矩阵乘以第一数据集以产生第二数据集；从数据寄存器检索第三数据集；将所述第三数据集乘以所述第二矩阵以产生第四数据集；对所述第二与第四数据集进行“异或”运算以产生第五数据集；及输出所述第五数据集。

根据一实施例，所述方法进一步包括将所述第五数据集加载到所述数据寄存器中以形成所述第三数据集。

根据一实施例，所述输出步骤进一步包括经由总线输出所述第五数据集。

根据一实施例，所述方法进一步包括将所述第一数据集加载到所述数据寄存器中以形成所述第三数据集。

根据一实施例，提供一种设备。所述设备包括：媒体接入控制(MAC)电路；接口，其耦合到所述MAC电路；物理收发器(PHY)，其具有：物理译码子层(PCS)逻辑，其具有：多项式寄存器，其具有多个位，其中所述多项式寄存器经配置以存储用户定义的多项式；总线，其耦合到所述接口；编码器，其耦合到第一总线；自同步置乱器，其耦合到所述编码器及第一输出总线，其中所述自同步置乱器经配置以使用所述用户定义的多项式从第一信号产生经置乱信号；解码器，其耦合到所述总线；及自同步解置乱器，其经配置以使用所述用户定义的多项式从第二信号产生经解置乱信号；前向错误校正(FEC)逻辑，其耦合到所述PCS逻辑；物理媒体附接(PMA)逻辑，其耦合到所述FEC逻辑；及物理相依媒体(PMD)逻辑，其耦合到所述PMA逻辑。

根据一实施例，所述PCS逻辑进一步包括：第一齿轮箱，其耦合于所述自同步置乱器与所述FEC逻辑之间；及第二齿轮箱，其耦合于所述自同步解置乱器与所述FEC逻辑之间。

根据一实施例，所述总线具有可编程宽度。

根据一实施例，所述自同步置乱器及自同步解置乱器中的每一者进一步包括：第一矩阵电路，其经配置以包含对应于所述用户定义的多项式的第一矩阵；第二矩阵电路，其经配置以包含对应于所述用户定义的多项式的第一矩阵；第一乘法器，其耦合到所述第二矩阵电路且耦合到所述编码器及第二输入总线中的相应一者；数据寄存器；第二乘法器，其耦合到所述第一矩阵电路及所述数据寄存器；及“异或”电路，其耦合到所述第一及第二乘法器。

根据一实施例，所述设备进一步包括：主机，其耦合到所述MAC电路；及通信媒体，其耦合到所述PHY。

附图说明

图1是常规系统的实例的图；

图2是图1的PHY的实例的图；

图3是图2的PCS子层逻辑的图；

图4及5是根据本发明的实施例的PCS子层逻辑的实例的图；

图6是图4及5的可编程发射及接收电路的实例的图；

图7是图6的置乱器的实例的图；以及

图8是图6的解置乱器的实例的图。

具体实施方式

图4及5说明收发器400-A及400-B的实例。所说明收发器400-A可用作图3的PCS子层逻辑202的一部分，且如图5的实例中所展示，收发器400-B可用于与串行化器/解串行化器(SERDES)装置进行通信。其它实施方案也可使用收发器400-A及400-B，包含省略编码器306及解码器316的实施方案。在每一情况中，收发器400-A及400-B均采用可基于用户指定或用户定义的多项式执行置乱/解置乱及错误检查的可编程发射电路406-A/406-B及可编程接收电路408-A/408-B。

图6更详细地说明可编程发射电路406-A/406-B及可编程接收电路408-A/408-B(下文中称为406及408)。电路406与408可共同地被视为收发器。如此实例中所展示，电路406通常包括PRBS产生器504及置乱器502，而电路408通常包括解置乱器506及PRBS检查器508。如所展示，还可存在与PRBS产生器504及508进行通信的检测器512。此检测器512可致使PRBS产生器504经由通信媒体(例如，112)发射PRBS数据集并从PRBS检查器508接收位错误。基于此信息，检测器512可通过发射重复的PRBS数据集(在每一调整反复之后)并接收位错误来搜索最优设定，或其可对通信信道(例如，114)进行表征，从而允许检测器512检测通信媒体类型(例如，双绞线、光学等等)。另外，与置乱器502及解置乱器506进行通信的总线可具有可编程宽度(例如，最大宽度为32个位，但可向下调整到1个位)。

此外，如在图6的实例中可看到，其展示了多项式寄存器510。此多项式寄存器510通常具有用户可存取的预定宽度或位数目(例如，32位)。用户能够向此寄存器510写入以便存储用户定义的多项式。作为一实例，如果用户选择对于置乱器502使用PRBS-7(其具有多项式1+x⁶+x⁷)，那么所述用户可将以下序列写入到32位寄存器(例如，寄存器510)：

00000000000000000000000011000001

因此，对于具有32位宽度的实例性寄存器(例如，5)，用户可指定大约2x10⁹个多项式中的任一者。此用户定义的多项式(可从寄存器510检索所述多项式)可相应地由置乱器502、PRBS产生器504、解置乱器506及PRBS检查器508使用。替代地，可存在多个多项式寄存器(例如，510)，且置乱器502、PRBS产生器504、解置乱器506及PRBS检查器508中的每一者可具有单独的多项式寄存器(例如，510)。

转到图7，可更详细地看到置乱器502的实例。在操作中，矩阵电路602及604可使用信号POLY(其通常对应于存储于寄存器510中的用户定义的多项式)来产生矩阵，所述矩阵可分别称为多项式状态矩阵(或P矩阵)及数据矩阵或(D矩阵)。P矩阵及D矩阵通常是为用户定义的多项式的函数或至少部分地基于用户定义的多项式的正方形二进制矩阵。形成P矩阵及D矩阵的基础是识别矩阵及(分别地)，识别矩阵及通常具有用于P矩阵及D矩阵及的第一行的每一列的经唯一指派向量(即，P_0，j及D_0，j)。以下可看到识别矩阵的实例：

识别矩阵通常由基于所要输入总线宽度而移位或调整的矩阵构成。举例来说，对于20位总线宽度，识别矩阵(其是从上文所展示的矩阵导出)可为如下：

还确定调整向量通常，当发射信号POLY1时，截断最低位，并将‘0’附加到信号POLY1以形成调整向量举例来说，在上文所使用的PRBS-7多项式的情况下，调整向量将为：

00000000000000000000000001100000

接着可确定P矩阵及D矩阵

首先参看P矩阵可通过使用矩阵集(例如，32-32x32矩阵)逐行地来确定P矩阵所述矩阵集可称为工作矩阵其中r表示P矩阵行。在此实例中，这些工作矩阵是至少部分地基于识别矩阵且可使用以下公式来确定：

(1)  $>\underset{‾}{\underset{‾}{\mathrm{WP}\left[r\right]}}=\left(\begin{array}{c}\underset{‾}{\underset{‾}{\mathrm{WP}\left[0\right]}}=\underset{‾}{\underset{‾}{I_P}}\\ {\mathrm{WP}}_{i,j}\left[r\right]={\mathrm{WP}}_{i-1,j-1}\left[r\right],1\le r,i\le n;2\le j\le n\\ {\mathrm{WP}}_{i,0}\left[r\right]=\mathrm{FNP}\left[r\right],1\le r\le n\end{array}\right)$>

其中

(2)  

接着可通过应用以下方程式来从工作矩阵提取P矩阵

(3)  

其中BW为总线宽度。举例来说，在上文所使用的PRBS-7多项式以及20位总线宽度BW的情况下，P矩阵应为：

类似地，对于D矩阵可通过使用矩阵集(例如，32-32x32矩阵)或工作矩阵逐行地确定D矩阵在此实例中，这些工作矩阵是至少部分地基于识别矩阵且可使用以下公式来确定：

(4)  $>\underset{‾}{\underset{‾}{\mathrm{WD}\left[r\right]}}=\left(\begin{array}{c}\underset{‾}{\underset{‾}{\mathrm{WD}\left[0\right]}}=\underset{‾}{\underset{‾}{I_D}}\\ {\mathrm{WD}}_{i,j}\left[r\right]={\mathrm{WD}}_{i-1,j-1}\left[r\right],1\le r,i\le n;2\le j\le n\\ {\mathrm{WD}}_{i,0}\left[r\right]=\mathrm{FND}\left[r\right],1\le r\le n\end{array}\right)$>

其中

(5)  

接着，可通过应用以下方程式从工作矩阵提取D矩阵

(6)  

一旦已分别通过矩阵电路602及604产生了P矩阵及D矩阵便得到置乱器502的输入数据DATAIN1。乘法器606可将输入数据DATAIN1(举例来说，其可为20位宽数据向量)乘以D矩阵可借助乘法器612将P矩阵乘以存储于寄存器610中的信息(例如，向量)。可接着借助电路608对乘法器606与612的输出进行“异或”运算，将其写入到寄存器610，并输出(例如，作为输出数据向量DATAOUT1)。因此，置乱器502可充当使用用户定义的多项式以便允许置乱器502符合多种多样的标准(例如，通信协议)的自同步置乱器或并行乘法置乱器。

如在图8中可看到，解置乱器506以与置乱器502的方式类似的方式进行操作。矩阵电路702及704可以与上文关于矩阵电路602及604所描述的方式类似的方式来计算P矩阵及D矩阵且乘法器706及712、寄存器710及“异或”电路708可执行与置乱器502中的乘法器606及612、寄存器610以及“异或”电路608相同的一般功能。一个差异为，在每一循环(举例来说)，将输入数据向量DATAIN2写入到寄存器710，而非写入数据输出向量DATAOUT2(这将对应于置乱器502的操作)。与置乱器502一样，解置乱器506可充当使用用户定义的多项式以便允许解置乱器502符合多种多样的标准(例如，通信协议)的自同步解置乱器或并行乘法解置乱器。

所属领域的技术人员将了解，在所主张发明的范围内，可对所描述的实例性实施方案做出修改，且也存在许多其它实施例。