税控存储器的控制方法、税控控制电路基板及税控打印机

摘要

本发明提供一种税控存储器的控制方法、税控控制电路基板及税控打印机。包括：税控存储器(10)，其存储税控信息；第一控制部(5)，其控制与主机(2)的通信，并以第一处理速度进行动作；第二控制部(7)，其控制所述税控存储器(10)的动作，并以低于所述第一处理速度的第二处理速度进行动作；所述第二控制部(7)执行将从所述主机(2)接收到的所述税控信息写入到所述税控存储器(10)中的处理，在不经由基于所述第二控制部(7)的情况下由所述第一控制部(5)执行读出在所述税控存储器(10)中存储的所述税控信息的处理。由此，能够在遵守税控法规的同时高速地从存储器读出税控信息。

说明书

技术领域

本发明涉及在具有打印收据等功能的同时还具有将关于销售交易的 税控信息存储并保持到税控(fiscal)存储器中的功能的税控打印机中， 控制该税控存储器的方法。此外，涉及应用该控制方法的税控控制电路基 板及税控打印机。

背景技术

税控打印机不仅像一般的打印机那样单纯打印文本数据等，还具有存 储并保持有关商品等销售交易的销售额、税金等结算信息(税控信息)的 功能，例如，在POS系统等中被用作收银机的打印机。

应存储的税控信息是由各国的法律(以下称作税控法规)制定的，并 被用作税务监查用数据等，因此应存储并保持在由非易失性存储器等构成 的税控存储器中，该非易失性存储器对税控信息进行保护，使得无法从外 部存取而进行窜改。

一般，税控打印机包括：通信控制部，其控制与POS系统等主机的通 信；和存储器控制部，其控制对税控存储器进行税控信息的写入和读出处 理。

通信控制部包括应用CPU，该应用CPU具有控制与前述的主机的数据 通信的功能。另一方面，为了防止窜改，税控法规禁止由应用CPU直接向 税控存储器写入税控信息。因此，存储器控制部包括存储器控制CPU，该 存储器控制CPU独立于所述应用CPU，并向税控存储器写入税控信息(例 如，专利文献1)。

专利文献1：日本特开2008-276593号公报

图6示意性示出这种现有的税控打印机101的控制系统。例如，在每次 结算处理时从主机102一侧提供的有关销售交易的税控信息被通信控制部 103的应用CPU105传送到存储器控制部104的存储器控制CPU107，存储器 控制CPU107向税控存储器110写入接收到的税控信息。

为了上述的税务监查等目的，要求定期提出在税控存储器110中记录 的税控信息，因此在适当的时刻读出所述税控信息。在图6的税控打印机 101中，存储器控制CPU107从税控存储器110读出税控信息，并将其传送 给应用CPU105。

对于在时间上分散进行的税控信息的写入处理而言，与要求高速处理 性能的应用CPU105相比，即使是处理速度比较低的CPU也能用作存储器 控制CPU107。但是，对于税控信息的读出而言，其目的是在某一段期间 积累的状态下统一供于处理，因此如果是那种低速的CPU，则处理需要非 常长的时间。另一方面，为了应对频度低的读出处理而使用高速的存储器 控制CPU，在电路设计上可以说是不现实的。

另外，在本说明书中，作为至少指代与授受税控信息相关的通信速度 的词语，定义“处理速度”这样的用语。

发明内容

本发明的目的在于提供一种遵守税控法规的同时能够高速地读出在 税控存储器中记录的税控信息的技术。

为了解决上述的课题，根据本发明，提供以下列举的方案。

(1)：一种税控存储器的控制方法，

所述税控存储器是税控打印机中的存储器，所述税控打印机包括：所 述税控存储器，其存储税控信息；第一控制部，其至少控制与主机的通信 ，并以第一处理速度进行动作；和第二控制部，其至少控制所述税控存储 器的动作，并以低于所述第一处理速度的第二处理速度进行动作，

所述税控存储器的控制方法的特征在于，

通过所述第一控制部从所述主机接收所述税控信息且向所述第二控 制部传送该税控信息，并通过所述第二控制部执行将从所述第一控制部传 送来的所述税控信息写入到所述税控存储器中的写入处理，从而使所述税 控存储器存储所述税控信息，

在不经过基于所述第二控制部的处理的情况下，通过所述第一控制部 执行从所述税控存储器读出在该税控存储器中存储的所述税控信息的读 出处理。

根据该方法，能够通过具有比第二控制部高的处理速度的第一控制部 ，仅进行从税控存储器读出税控信息的读出处理。因此，即使在税控信息 的容量大的情况下，也能够大幅缩短数据读出所需的时间。此外，通过第 一控制部仅进行税控信息的读出，因此也不会抵触只禁止由第一控制部对 税控存储器的写入的税控法规。

(2)：根据上述(1)所述的税控存储器的控制方法，其特征在于，

能够选择经由所述第二控制部连接所述第一控制部和所述税控存储 器的第一通信路径、和不经由所述第二控制部连接所述第一控制部和所述 税控存储器的第二通信路径中的任一个通信路径，

在所述第二控制部执行所述写入处理时选择所述第一通信路径，

在所述第一控制部执行所述读出处理时选择所述第二通信路径。

例如，通过使选择器适当地介于第二控制部和税控存储器之间，从而 在税控存储器为串行类、并行类、或者为它们的组合的各种情况下，都能 够实现上述的控制方法。

(3)：根据上述(2)所述的税控存储器的控制方法，其特征在于，

所述第二控制部控制所述第一通信路径与所述第二通信路径的选择。

根据税控法规，税控存储器经由第二控制部与第一控制部相连接的通 信路径确立处理也就是对税控存储器进行写入的环境成立处理必须由第 二控制部来进行。因此，根据上述的构成，能够遵守税控法规。

(4)：根据上述(1)至(3)任一项所述的税控存储器的控制方法 ，其特征在于，

所述第二控制部决定能否对所述税控存储器进行所述写入处理。

在第一控制部从税控存储器读出税控信息的期间，能够通过第一控制 部对税控存储器直接进行存取。但是，在执行写入处理时以外，禁止通过 第二控制部对税控存储器进行写入处理，从而无论第一控制部的写入是否 以窜改为目的都是不可能的。根据税控法规，通过第二控制部执行允许对 税控存储器的写入处理的处理是必须的。因此，根据上述结构，能够遵守 税控法规。

此外，根据本发明，能够提供以下所列举的装置。

(5)：一种税控打印机，与主机相连，

所述税控打印机的特征在于，包括：

税控存储器，其存储税控信息；

第一控制部，其至少控制与所述主机的通信，并以第一处理速度进行 动作；和

第二控制部，其至少控制所述税控存储器的动作，并以低于所述第一 处理速度的第二处理速度进行动作，

在使所述税控存储器存储所述税控信息时，所述第一控制部向所述第 二控制部传送从所述主机接收到的所述税控信息，所述第二控制部执行将 从所述第一控制部传送来的所述税控信息写入到所述税控存储器中的写 入处理，

在不经过基于所述第二控制部的处理的情况下，由所述第一控制部执 行从所述税控存储器读出在该税控存储器中存储的所述税控信息的读出 处理。

根据该结构，能够得到在上述(1)中说明的效果相同的效果。

(6)：根据上述(5)所述的税控打印机，其特征在于，

所述税控打印机还包括：

第一通信路径，其经由所述第二控制部连接所述第一控制部和所述税 控存储器；

第二通信路径，其不经由所述第二控制部连接所述第一控制部和所述 税控存储器；和

选择器，其选择所述第一通信路径与所述第二通信路径中的任一个通 信路径，

在所述第二控制部执行所述写入处理时选择所述第一通信路径，在所 述第一控制部执行所述读出处理时选择所述第二通信路径。

根据该结构，能够得到在上述(2)中说明的效果相同的效果。

(7)：根据上述(6)所述的税控打印机，其特征在于，

所述第二控制部控制所述选择器，以选择所述第一通信路径与所述第 二通信路径中的任一个通信路径。

根据该结构，能够得到在上述(3)中说明的效果相同的效果。

(8)：根据上述(5)至(7)任一项所述的税控打印机，其特征在 于，

所述第二控制部决定能否对所述税控存储器进行所述写入处理。

根据该结构，能够得到在上述(4)中说明的效果相同的效果。

附图说明

图1是表示本发明的实施方式所涉及的税控打印机的控制系统的示意 图。

图2是表示在图1的税控打印机中使用的发送数据包的数据结构的例 子的示意图。

图3是表示在图1的税控打印机中使用的接收数据包的数据结构的例 子的示意图。

图4是表示在图1的税控打印机中执行的向税控存储器写入税控信息 的写入处理的流程图。

图5是表示在图1的税控打印机中执行的从税控存储器读出税控信息 的读出处理的流程图。

图6是表示现有的税控打印机的控制系统的示意图。

具体实施方式

以下，参照附图，详细说明应用了本发明所涉及的税控存储器的控制 方法的税控打印机的实施方式。

图1示意性表示本发明的实施方式所涉及的税控打印机1的控制系统。 税控打印机1例如经由总线以可与POS系统的主机2双向通信的方式进行 连接，打印由主机2提供的有关销售交易的打印信息并作为收据发行，并 且包括例如在每次结算处理时存储并保持由主机2提供的有关销售交易的 税控信息的功能。

在本说明书中，“总线”这一用语意味着包括控制总线、数据总线以 及地址总线，并不特别区分这些总线。

税控打印机1包括：通信控制部3，其控制与主机2的通信；和存储器 控制部4，其控制对税控存储器10进行税控信息的写入和读出处理。

通信控制部3构成为包括：经由总线连接的应用CPU5(第一控制部) 和非易失性存储器6。应用CPU5具有控制与上述的主机2的通信的功能。 在非易失性存储器6中存储有用于执行该控制功能的固件等，由应用CPU5 完成用于适当读出数据的存取。非易失性存储器6由如掩模ROM那样不能 改写的形式和如可编程ROM或闪速ROM那样可改写的形式中的任一种 构成。

存储器控制部4构成为包括：存储器控制CPU7(第二控制部)、非易 失性存储器8、选择器9、以及税控存储器10。

存储器控制CPU7经由总线以可与通信控制部3的应用CPU5双向通信 的方式进行连接。应用CPU5的处理速度(第一处理速度)使用比存储器 控制CPU7的处理速度(第二处理速度)更高速的速度。存储器控制CPU7 包括至少进行将税控信息写入税控存储器10的处理和使税控存储器10中 的写入保护(write protect)有效化/无效化(决定能否进行写入处理)的 处理的功能。

非易失性存储器8经由总线以可与存储器控制CPU7双向通信的方式 进行连接。在非易失性存储器8中存储有用于执行存储器控制CPU7的上述 功能的固件等，通过存储器控制CPU7适当进行读出。非易失性存储器8 由如掩模ROM那样不能改写的形式和如可编程ROM或闪速ROM那样可 改写的形式中的任一种构成。

税控存储器10由如可编程ROM或闪速ROM那样可改写的非易失性 存储器构成。

选择器9经由第一总线11以可与存储器控制CPU7双向通信的方式进 行连接，经由第二总线12以可与应用CPU5双向通信的方式进行连接，且 经由第三总线13以可与税控存储器10双向通信的方式进行连接。选择器9 构成为接收来自应用CPU5的切换指令后使第三总线13与第一总线11和第 二总线12中的任一方连接。即，构成为可根据切换指令来选择税控存储器 10经由存储器控制CPU7与应用CPU5连接的通信路径(第一通信路径)、 和税控存储器10不经由存储器控制CPU7与应用CPU5连接的通信路径(第 二通信路径)中的任一个通信路径。

选择器9也可以构成为通过集成电路等以电的方式选择上述任一个通 信路径，也可以通过开关等以机械方式选择上述任一个通信路径。

在本实施方式中，依照税控法规，由存储器控制CPU7执行向税控存 储器10写入税控信息的写入处理。另一方面，由具有更高速的处理速度的 应用CPU5执行从税控存储器10读出税控信息的读出处理。由此，即使在 需要从税控存储器10统一读出大量的税控信息的情况下，也能迅速地完成 处理。

具体而言，使用存储器控制CPU7以1Mbps左右的速度向税控存储器 10写入税控信息，使用应用CPU5以40Mbps左右的速度从税控存储器10读 出税控信息。其中，该数值仅仅是基于当前元件性能的例示，在提高将来 元件性能时对通信速度并不作任何限定。

在应用CPU5、存储器控制CPU7和税控存储器10之间，例如利用数据 包方式进行双向通信。将从应用CPU5向存储器控制CPU7、以及从存储器 控制CPU7向税控存储器10发送的数据包定义为发送数据包20，将从税控 存储器10向存储器控制CPU7、以及从存储器控制CPU7向应用CPU5发送 的数据包定义为接收数据包30。

如图2所示，作为一例，发送数据包20具有由数据包头部21、指令数 据22、数据包23、数据包尾部24构成的数据结构。

数据包头部21是用于识别发送数据包20的唯一数据，例如规定为07h 等(h是表示16进制数的标记)。

指令数据22是用于识别规定指令的数据，例如用特定256个以下的指 令的8比特的数据来表示。例如，规定如下的各种指令：若是01h，则向税 控存储器10写入税控信息；若是02h，则从税控存储器10读出税控信息； 若是03h，则切换选择器9以使税控存储器10经由存储器控制CPU7与应用 CPU5连接；若是04h，则切换选择器9以使税控存储器10不经由存储器控 制CPU7与应用CPU5连接。

数据包23是具有与指令的种类相对应的可变数据长度的数据主体。由 数据包23搬送税控信息。

数据包尾部24是表示数据包结束的唯一数据，例如，规定为FFh等。

如图3所示，作为一例，接收数据包30具有由响应数据31和数据包32 构成的数据结构。

响应数据31是表示对发送数据包20的指令数据22所示出的指令进行 响应的数据。例如，在指令为发送数据的情况下，定义为：若响应数据31 是00h，则表示数据的接收正常；若是01h，则表示数据中存在缺失等异常

数据包32是在相对发送数据包20需要返回数据的情况下附加的。根据 本发明的存储器控制方法，由数据包32搬送从税控存储器10读出的税控信 息。

参照图4和图5，具体说明本实施方式的税控存储器10的控制方法。另 外，在本实施方式的税控打印机1中，除了在执行写入处理时以外，由存 储器控制CPU7使税控存储器10的写入保护有效化，选择器9构成为连接第 一总线11和第三总线13(即，经由存储器控制CPU7将税控存储器10和应 用CPU5连接起来)。

图4表示向税控存储器10写入税控信息时的、应用CPU5、存储器控制 CPU7、以及税控存储器10各自的动作流程。

首先，应用CPU5向存储器控制CPU7发送写入指令和税控信息(S10 )。例如，发送上述的发送数据包20，该发送数据包20包含：表示写入指 令的指令数据22；和包括税控信息的数据包23。另外，也可以构成为：首 先仅发送写入指令以向存储器控制CPU7通知写入处理的开始，然后在收 到来自存储器控制CPU7的确认响应之后发送税控信息。

存储器控制CPU7接收来自应用CPU5的写入指令的通知，向税控存储 器10发送使税控存储器10的写入保护无效化的指令(S11)。存储器控制 CPU7进行写入保护无效化是为了遵守禁止由应用CPU5直接向税控存储 器10写入的税控法规的要求。

接着，存储器控制CPU7向税控存储器10发送写入指令和税控信息( S12)。例如，发送上述的发送数据包20，该发送数据包20包含：表示写 入指令的指令数据22；和包括税控信息的数据包23。

另外，也可从税控存储器10发送通知完成了写入保护无效化的旨意的 响应，也可在接收该响应之后开始发送数据包20的发送。此外，也可以首 先仅仅发送写入指令以向税控存储器10通知写入处理的开始，然后在收到 来自税控存储器10的确认响应之后发送税控信息。

税控存储器10基于自存储器控制CPU7发送的写入指令，执行税控信 息的写入(S13)，然后向存储器控制CPU7发送表示写入正常完成的旨意 的响应数据31(S14)。

存储器控制CPU7在从税控存储器10接收到表示正常完成了写入处理 的通知时，向税控存储器10发送使写入保护有效化的指令(S15)。除了 执行写入处理时以外，通过使税控存储器10的写入保护有效化，从而确保 税控法规所要求的税控存储器10的牢固性。

接着，存储器控制CPU7向应用CPU5发送表示正常完成了写入处理的 响应数据31(S16)。另外，也可以从税控存储器10向存储器控制CPU7 发送通知完成了写入保护有效化的旨意的响应，也可在接收该响应之后发 送响应数据31。

若从存储器控制CPU7接收到表示写入处理完成的响应数据31，则应 用CPU5结束税控信息的写入处理。

另外，在上述的例中，在使税控存储器的写入保护有效化或无效化( 决定能否进行写入处理)时，存储器控制CPU7向税控存储器10发送了对 应的指令，但是决定能否进行写入处理的方法并不限于此。例如，也可以 使税控存储器10中的特定端子的电位状态和能否进行写入处理相关联，存 储器控制CPU7根据决定结果切换该电位状态。

图5表示从税控存储器10读出税控信息时的、应用CPU5、存储器控制 CPU7、选择器9、以及税控存储器10各自的动作流程。

首先，应用CPU5向存储器控制CPU7发送选择器切换指令(S20)。 若接收到该选择器切换指令，则存储器控制CPU7控制选择器9，以确立税 控存储器10不经由存储器控制CPU7与应用CPU5连接的通信路径(第二通 信路径)(连接第二总线12和第三总线13)(S21)。

若选择器9的切换结束，则存储器控制CPU7向应用CPU5发送表示该 旨意的响应数据(S22)。

若从存储器控制CPU7接收到表示选择器9的切换完成的响应数据31 ，则应用CPU5向税控存储器10发送读出指令(S23)。例如，使用上述的 发送数据包20，使数据包23包含读出地址或指定读出数据量的数据。

税控存储器10基于从应用CPU5发送的读出指令，向应用CPU5发送所 指定的税控信息(S24)。例如，使用接收数据包30进行发送，该接收数 据包30包括：表示是对于读出指令的响应的响应数据31、和包含了税控信 息的数据包32。

由于选择器9确立了不经由存储器控制CPU7的通信路径，因此通过具 有比存储器控制CPU7更高的处理速度的应用CPU5从税控存储器10读出 税控信息。因此，即使在税控信息的容量大的情况下，也能够大幅缩短数 据读出所需的时间。此外，也不会抵触只禁止由应用CPU5向税控存储器 10写入的税控法规。

若确认从税控存储器10读出税控信息已完成，则应用CPU5向存储器 控制CPU7发送选择器切换指令(S25)。若接收到该选择器切换指令，则 存储器控制CPU7控制选择器9，以确立税控存储器10经由存储器控制 CPU7与应用CPU5连接的通信路径(第一通信路径)(连接第一总线11 和第三总线13)(S26)。

另外，根据选择器9的规格，在S21中发送的选择器切换指令和在S26 中发送的选择器切换指令可以是不同的数据内容，也可以是相同的数据内 容。选择器9仅在两个状态之间转移，因此只要构成为在每次输入切换指 令时进行状态转移，即使是相同的数据内容也没有问题。

若选择器9的切换结束，则存储器控制CPU7向应用CPU5发送表示该 旨意的响应数据(S27)。若从存储器控制CPU7接收到表示选择器9的切 换完成的响应数据，则应用CPU5结束税控信息的读出处理。

在确立税控存储器10不经由存储器控制CPU7与应用CPU5连接的通 信路径的期间(图5中的S21至S26的期间)内，应用CPU5可以对税控存 储器10进行直接存取。但是，如上所述，除了执行写入处理时以外，能够 执行税控存储器10的写入保护。因此，无论应用CPU5的写入是否以窜改 为目的都是不可能的，不会抵触税控法规。

根据税控法规，由存储器控制CPU7完成确立税控存储器10经由存储 器控制CPU7与应用CPU5连接的通信路径的处理、即使可由存储器控制 CPU7对税控存储器10进行写入的环境成立的处理是必须的。在本实施方 式中，由于使存储器控制CPU7完成了选择器9的切换控制，因此能够遵守 税控法规。

以上，基于上述实施方式说明了本发明所涉及的税控存储器10的控制 方法，但是上述实施方式是为了便于理解本发明而示出的例子，上述实施 方式并不限定本发明。本发明在不脱离其宗旨的情况下，可以进行变更及 改良，并且本发明当然也包括这些等价物。

例如，若在上述税控打印机1中使用串行非易失性存储器预先独立地 设置用于从存储器控制CPU7向税控存储器10发送税控信息的数据线、和 用于从税控存储器10向应用CPU5发送税控信息的数据线，则能省略选择 器9。此时，按照如下方式构成税控存储器10即可，即：若输入写入指令 ，则使用写入专用数据线，从存储器控制CPU7接收税控信息，若输入读 出指令，则使用读出专用数据线，向应用CPU5发送税控信息。

在该结构例中，由于通过存储器控制CPU7执行税控信息的写入，通 过应用CPU5执行税控信息的读出，因此能够在不抵触税控法规的情况下 缩短读出税控信息所需的时间。

在上述的实施方式中，说明了使用单一的非易失性存储器作为税控存 储器10的例子。但是，例如，也可以是组合使用串行非易失性存储器(闪 速ROM等)和并行非易失性存储器(OTPROM等)的结构。此时，针对 各非易失性存储器，以可切换经由存储器控制CPU7与应用CPU5连接的通 信路径、和不经由存储器控制CPU7与应用CPU5连接的通信路径中的任一 个通信路径的方式构成选择器9。

根据该结构，例如，能够在并行非易失性存储器中记录税控法规上重 要的电子签名等防窜改用数据，在串行非易失性存储器中记录除此之外的 数据，能够维持税控法规所要求的牢固性的同时提高数据的读出速度。

在上述的实施方式中，说明了应用CPU5控制与主机2的通信的例子。 但是，该应用CPU5除了上述功能之外也可以包括控制税控打印机1的打印 动作的功能。