用于提供具有固定特性阻抗的片上可变延迟传输线的设计结构、结构和方法

摘要

一种用于提供具有固定特性阻抗的片上可变延迟传输线的设计结构、结构和方法。传输线结构包括：信号线(50)(例如S)；第一接地回路结构(55)(例如G1)，其在传输线结构中导致第一延迟(t1)和第一特性阻抗(Zo1)；以及第二接地回路结构(75)(例如G2)，其在传输线结构中导致第二延迟(t2)和第二特性阻抗(Zo2)。第一延迟(t1)与第二延迟(t2)不同，而第一特性阻抗(Zo1)与第二特性阻抗(Zo2)实质上相同。

说明书

技术领域

本发明涉及传输线，并且更具体地，涉及用于提供具有固定特性阻抗的片上可变延迟传输线的设计结构、结构和方法。

背景技术

传统的片上传输线结构一般具有固定阻抗和固定延迟。通常，对于给定的传输线，无法任意选择延迟和阻抗。相反，延迟和阻抗受到电容和电感的影响，其中电容和电感基于信号线与接地回路线之间的距离彼此相反地改变。因此，虽然改变传输线的延迟是可能的，但是改变延迟的代价是增加信号损耗、改变特性阻抗和/或增加传输线器件所需的面积(例如占用面积)。

然而，对于很多应用来说，改变传输线的延迟是期待的。例如，在信号处理操作中使用延迟线，以调节一个信号相对于第二信号的到达时间。可以针对数字电路或者模拟电路来制造延迟线，并且延迟可以是固定的或者可变的。对于延迟具有正弦波形的信号(这在微波应用中是常见的情况)，延迟线的效果是给予相移；由此，在这种情况下，延迟线可被视作移相器。

在相控阵列中可以使用多个相位可调线。一般而言，相控阵列是一组天线，其中馈送天线的相应信号的相对相位以如下方式变化：使阵列的有效辐射图案在期望的方向增强而在不期望的方向被抑制。由单一天线辐射的信号之间的相对振幅以及相长干涉和相消干涉效应确定阵列的有效辐射图案。相控阵列被用来电子地控制接收机的最大灵敏度方向，提供空间选择性或者等效的较高天线增益。相控阵列可用于多种不同的无线应用中，包括但不限于RADAR和数据通信。波束控制这样来实现：首先以渐进量对每个接收信号的相位进行偏移，以补偿到达相位之间的递差。继而组合这些信号，其中对于期望的方向相长地叠加信号，而对于其他方向则相消地叠加信号。

控制相控阵列中每个元件的相位的传统方式是：为每个元件提供多个传输线，每个传输线具有已知延迟。每个元件的信号路径中的开关用于选择该元件的特定传输线，从而给予元件已知延迟。然而，这样的系统具有多个缺点。例如，为每个元件提供多个传输线在使用空间(例如，占用面积)、制造等方面的代价较高。而且，每个元件的信号路径中的开关将导致信号衰减，这在此类应用中是不期望的。

另外，如上所述，传统的系统无法在不增加信号损耗、不改变特性阻抗和/或不增加传输线器件所需要的面积(例如，占用面积)的情况下改变传输线的延迟。使用延迟的系统(例如，相控阵列天线系统)具有这些缺点。

因此，本领域中存在克服上述缺陷和限制的需要。

发明内容

在本发明的第一方面，一种传输线结构，包括：信号线；第一接地回路结构，其在传输线结构中导致第一延迟和第一特性阻抗；以及第二接地回路结构，其在传输线结构中导致第二延迟和第二特性阻抗。第一延迟与第二延迟不同，并且第一特性阻抗与第二特性阻抗实质上相同。

在实施方式中，信号线、第一接地回路结构和第二接地回路结构形成于半导体结构。信号线可以形成于半导体结构的第一布线层(wiring level)，第一接地回路结构可以形成于半导体结构的第二布线层，而第二接地回路结构可以形成于半导体结构的第三层。另外，第一布线层可以与第二布线层不同，并且第一接地回路结构的部分也可以形成于第一布线层。在另外的实施方式中，信号线形成于半导体结构的第一布线层，第一接地回路结构形成于第一布线层，而第二接地回路结构的部分形成于半导体结构的第一布线层和第二布线层。

根据本发明各方面，开关分别操作用以将第一接地回路结构和第二接地回路结构中的一个接地，以及使第二接地回路结构和第一接地回路结构中的另一个悬空。此外，第一接地回路结构可以包括第一接地回路轨和第一电容结构，并且第二接地回路结构可以包括第二接地回路轨和第二电容结构。另外，第一接地回路轨可以比第二接地回路轨更远离信号线，并且第一电容结构可以比第二电容结构更靠近信号线。第一延迟和第二延迟可以是信号线中信号的延迟。

在本发明的第二方面，一种半导体结构，包括：信号线；第一接地回路轨和第一电容结构；以及第二接地回路轨和第二电容结构。第一接地回路轨比第二接地回路轨更远离信号线，第一电容结构比第二电容结构更靠近信号线，并且信号线的接地可以在第一接地回路轨与第二接地回路轨之间选择性地切换。

在本发明的第三方面，一种用于设计、制造或者测试集成电路的、有形地包含在机器可读介质中的设计结构，该设计结构包括：信号线；第一接地回路结构，其在传输线结构中导致第一延迟和第一特性阻抗；以及第二接地回路结构，其在传输线结构中导致第二延迟和第二特性阻抗。第一延迟与第二延迟不同，并且第一特性阻抗与第二特性阻抗实质上相同。

在本发明的第四方面，一种编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构，所述HDL设计结构包括元素，当该元素在计算机辅助设计系统中被处理时，生成传输线结构的机器可执行表示，其中该HDL设计结构包括：信号线；第一接地回路轨和第一电容结构；以及第二接地回路轨和第二电容结构。第一接地回路轨比第二接地回路轨更远离信号线，并且第一电容结构比第二电容结构更靠近信号线。

附图说明

以下按照本发明的示例性实施方式的非限制性示例的方式，参考标记的多个附图在具体实施方式中描述本发明。

图1-图5示出了根据本发明各方面的结构；

图6-图8示出了根据本发明各方面的中间结构和工艺步骤；

图9-图14示出了根据本发明各方面的结构；

图15示出了根据本发明各方面的框图；

图16是绘出根据本发明各方面的工艺的流程图；

图17是在半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式

本发明涉及传输线，并且更具体地，涉及用于提供具有固定特性阻抗的片上可变延迟传输线的设计结构、结构和方法。在实施方式中，传输线结构具有多个可选择的接地回路路径。更具体地，各个接地回路路径形成有不同的几何形状，并且与信号线的距离不同，使得每个接地回路路径导致传输线结构具有不同的延迟。另外，接地路径这样来设计，使得不管使用哪个接地路径，传输线结构的特性阻抗都保持实质上不变。以此方式，通过控制哪个接地回路结构接地，以及哪个悬空，可以在实质上不改变传输线结构的特性阻抗的情况下改变传输线结构的延迟。因此，本发明的实现提供了单一微带结构，其中延迟可以改变，而特性阻抗保持相对恒定。

图1示出了根据本发明各方面的结构的示意图。该结构包括信号线10和接地回路线15，其可以形成于半导体器件的布线层中，如下文详述。半导体器件例如可以包括传输线结构。

传输线结构的特性阻抗可以近似于电感(“L”)与电容(“C”)之比的平方根，例如SQRT(L/C)，这是已知的，因此认为无需进一步解释。另外，传输线结构的延迟可以近似于电感与电容的乘积的平方根，例如SQRT(L*C)。而且，传输线结构的电容通常随着信号线与接地回路线之间的距离而减小，并且传输线结构的电感通常随着信号线与接地回路线之间的距离而增大。

因此，如果接地回路线15移动靠近信号线10，则传输线结构的电容将增大，传输线结构的电感将减小。备选地，随着接地回路线15移动远离信号线10，传输线结构的电容减小，传输线结构的电感增大。由于电容和电感相对于信号线与接地回路线之间距离的这一相对关系，不可能使用传统的结构来改变传输线结构延迟而不改变传输线结构的特性阻抗。

然而，根据本发明各方面，图1所示的结构包括电容屏蔽(shield)20，其在不显著改变传输线结构的电感的情况下，选择性地改变传输线结构的电容。如图1所示，电容屏蔽20形成于信号线10与接地回路线15之间，例如，形成于信号线10与接地回路线15的相应布线层之间的布线层中。在图1所示的实施方式中，电容屏蔽20包括以蛇形形式形成的迹线25，迹线25部分之间具有与信号线10垂直的间隔30。以此方式，电容屏蔽20可以用于影响传输线结构的电容，而感应实质上不可见。

仍然参考图1，当电容屏蔽20接地至接地回路线15时，传输线结构的电容将是第一值，而当电容屏蔽20悬空(例如，没有接地至接地回路线15)时，则传输线结构的电容将是与第一值不同的第二值。以此方式，通过使用接地回路路径中的开关(例如，在半导体的有源区中)，电容屏蔽20可以选择性地在接地与悬空之间切换，以便选择性地改变传输线结构的电容值，同时保持传输线结构的电感相对恒定。

电容在电容屏蔽20的接地和悬空状态之间的差异将取决于诸如以下参数：例如，信号线10与电容屏蔽20的平面之间的垂直距离，迹线25的宽度，以及间隔30的宽度。在实施方式中，这些参数可以使用任何适当的值。例如，表1示出了两个示例性布置的接地和悬空状态的电容和电感值的比较。在第一布置中，迹线25的宽度大约是1μm，并且间隔30的宽度大约是1μm。在第二布置中，迹线25的宽度大约是2μm，并且间隔30的宽度大约是2μm。

表1

  布置  电容屏蔽的状态  电容(毫微微法)  电感(皮亨)  第一  悬空  15.009  11.627  第一  接地  20.186  11.615  第二  悬空  14.797  11.678  第二  接地  19.293  11.656

图2示出了根据本发明各方面的另一结构。与图1类似，该结构包括信号线10、接地回路线15和电容屏蔽20，其可由诸如传输线的半导体器件的布线层中的金属形成。图2的结构包括第二电容屏蔽35，其布置在第一电容屏蔽20与接地回路线15之间。至少一个开关(未示出)可操作地连接至接地回路线15、第一电容屏蔽20和第二电容屏蔽35，使得一个屏蔽可以接地至接地回路线，而另一屏蔽悬空。

表2示出了根据图2的传输线结构的电容和电感值。表2的值用于如下传输线，其中每个电容屏蔽20、35的迹线25的宽度大约是2μm，并且迹线的部分之间的间隔30的宽度大约是2μm。根据表2易见，可以通过选择性地将电容屏蔽20、35之一或者二者接地，以控制传输线结构的电容，同时电感保持相对恒定。

表2

图3示出了根据本发明各方面的另一传输线结构。该传输线结构包括信号线50，其可以是例如形成于半导体器件的布线层中的金属线，如下文详述。传输线结构还包括接地回路结构55，其可以包括例如形成于信号线50的层之下的、半导体器件中的布线层中的金属结构，如下文详述。

在实施方式中，接地回路结构55包括接地回路轨60，其实质上平行于信号线50。而且，接地回路结构55包括电容梳元件65，其形成于接地回路轨60之间，并且实质上正交于信号线50。在这样的传输线结构中，传输线结构的电容等于从信号线到电容梳元件65的平面的电容，并且传输线结构的电感形成于接地回路轨60和信号线50的当前回路路径中。

图4示出了根据本发明各方面的另一传输线结构。类似于图3的传输线结构，图4的传输线结构包括信号线50和接地回路结构55(在该图以及其他附图中称为“G1”)，其具有接地回路轨60和梳元件65。另外，图4中的传输线结构包括第二接地回路结构75(在该图以及其他附图中称为“G2”)，其具有接地回路轨80和梳元件85。第二接地回路结构75例如可以包括形成于第一接地回路结构55的层之下的、半导体器件的布线层中的金属结构，如下文详述。可以提供至少一个开关(未示出)用于在接地和悬空状态之间切换第一接地回路结构55和第二接地回路结构75，以使得传输线结构的接地回路路径遵循第一接地回路结构或者第二接地回路结构。

在实施方式中，电容梳65、85垂直于信号线50而形成，并且具有使其实质上对于信号线50来说在感应上是不可见的尺寸和形状。由此，传输线结构的电感形成于信号线50与任何一个被接地的接地回路结构的接地回路轨(例如，60或者80)的当前回路路径中，而悬空结构对传输线结构的电感影响很小或者没有影响。所以，例如，在第一接地回路结构55悬空并且第二接地回路结构75接地的状态中，传输线结构的电感形成于接地回路轨80和信号线50的当前回路路径中，第一接地回路结构55对传输线结构的电感的影响很小或者没有影响。

类似地，图4中所示的传输线结构的电容主要由接地回路结构中接地的一个(例如，55或者75)来驱动。也就是说，在第一接地回路结构55悬空并且第二接地回路结构75接地的状态中，传输线结构的电容实质上等于从信号线到梳85上表面的平面的电容。然而，与电感不同，悬空的接地回路结构影响传输线结构的电容，尽管悬空结构的电容效应与接地结构的电容效应相比较小。

在实施方式中，第一接地回路结构55和第二接地回路结构75形成为具有几何形状以及与信号线50的距离，由此，取决于两个接地回路结构中的哪一个被接地，传输线结构将具有不同的延迟(例如，SQRT(L*C))。然而，第一接地回路结构55和第二接地回路结构75的几何形状和相对位置也这样来设计，使得不管两个接地回路结构中的哪一个接地，传输线结构的特性阻抗(例如，SQRT(L/C))实质上恒定。以此方式，通过控制哪个接地回路结构(例如，55或者75)接地以及哪个悬空，可以在实质上不改变传输线结构的特性阻抗的情况下改变传输线结构的延迟。因此，本发明的实现提供了一种单微带结构，其中延迟可以改变而特性阻抗保持相对恒定。

例如，仍然参考图4所示的示例性结构，在本发明的实施方式中，调节接地回路轨60的大小和间隔，使其比接地回路轨80更远离信号线50。这导致第一接地回路结构55(例如，G1)提供的电感高于第二接地回路结构75(例如，G2)。另外，调节梳65的大小和间隔，使其比梳85更靠近信号线50，使得第一接地回路结构55提供的电容高于第二接地回路结构75。通过适当地选择特征(例如，50、60、65、80、85)的大小和位置，可以实现以下关系：

t1＝SQRT(L1*C1)＞t2＝SQRT(L2*C2)

$\mathrm{Zo}1=\mathrm{SQRT}(L1/C1)\cong \mathrm{Zo}2=\mathrm{SQRT}(L2/C2)$

其中：

t1≡G1接地并且G2悬空时的传输线结构延迟；

t2≡G2接地并且G1悬空时的传输线结构延迟；

Zo1≡G1接地并且G2悬空时的传输线结构特性阻抗；

Zo2≡G1接地并且G2悬空时的传输线结构特性阻抗；

L1≡G1接地并且G2悬空时的传输线结构电感；

C1≡G1接地并且G2悬空时的传输线结构电容；

L2≡G2接地并且G1悬空时的传输线结构电感；

C2≡G2接地并且G1悬空时的传输线结构电容。

图5示出了根据本发明各方面的另一结构。图5所绘的结构类似于图4所示的结构，在该图中其包括信号线50、具有接地回路轨60和梳65的第一接地回路结构55、以及具有接地回路轨80和梳85的第二接地回路结构75。

在图5所示的示例性结构中，信号线50形成于模拟半导体结构的最上布线层(例如，第N层)，并且在“x”方向具有大约10μm的宽度，而在“y”方向具有大约50μm的长度。在实施方式中，第一接地回路结构55形成于第N-1布线层中，并且在“y”方向具有与信号线50相同的长度。梳65每个在“x”方向具有大约100μm的长度，而接地回路轨60每个在“x”方向具有大约8μm的宽度。而且，第二接地回路结构75形成于第N-4布线层中，并且在“y”方向具有与信号线50相同的长度。梳85每个在“x”方向具有大约50μm的长度，而接地回路轨80每个在“x”方向具有大约12μm的宽度。

表3示出了图5所示的示例性结构的传输线结构电容、传输线结构电感、传输线结构特性阻抗和传输线结构延迟的值。

表3

如表3所示，在两个状态之间实现了大约16.1％的传输线结构延迟改变，而在相同的两个状态之间传输线结构的特性阻抗仅改变了大约5.5％。虽然描述了特定尺寸、大小和几何形状，但是本发明不限于这些特定的示例。而是，通过使用不同的半导体结构，可得到大约30％到40％的延迟差值，同时仍然保持近大约5％的特性阻抗差值。更具体地，可以在本发明的实现中使用任何期望大小和形状的结构(例如，50、55、75)。例如，在本发明的范围内可以使用不同大小和形状的结构(例如，50、55、75)，以提供针对不同接地回路路径(例如，G1、G2)具有不同延迟但是具有相同或者实质上相同的特性阻抗的传输线结构。

图6-图8示出了用于形成根据本发明各方面的中间结构以及相应处理步骤。具体地，图6示出了示例性半导体结构的截面图，其包括衬底100和形成于其上的布线层105。衬底100可以使用传统的处理技术形成，并且可以包括例如具有形成于其中的半导体器件(例如，栅极、源区/漏区)的硅衬底。布线层105可以使用传统工艺形成，并且可以由任何适合的材料组成，包括但不限于高k值电介质、低k值电介质、超低k值电介质等。

仍然参考图6，接地回路结构110形成于布线层105中。接地回路结构75可以由任何适合的传导材料组成，包括但不限于：铜、铝、合金等，并且可以使用传统工艺形成。接地回路结构110可以在形状上类似于上文参考图4和图5所描述的接地回路结构75，或者可以具有不同的形状。例如，接地回路结构110可以包括接地回路轨部分115(例如，类似于接地回路轨80)和梳部分120(例如，类似于梳85)。

图7示出了图6的结构，在其上形成了附加的布线层130、135和140。布线层140中形成有接地回路结构145，其可以使用与接地回路结构110相似的材料和工艺形成。接地回路结构145可以在形状上类似于上文参考图4和图5所描述的接地回路结构55，或者可以具有不同的形状。例如，接地回路结构145可以包括接地回路轨部分150(例如，类似于接地回路轨60)和梳部分155(例如，类似于梳65)。

图8示出了图7的结构，在其上例如使用传统的材料和技术形成了另外的布线层160。另外，信号线165形成于布线层160中。信号线165可以类似于上文参考图4和图5所描述的信号线50，或者可以具有不同的形状。信号线165可以由任何适合的导电材料制成，包括但不限于：铜、铝、合金等，并且可以使用传统工艺形成。

图6-图8的特征(例如，100、105、110、130、135、140、145、160、165)可以使用传统技术(诸如标准后端工序(BEOL)工艺)形成。例如，这些特征可以使用制造工艺形成，制造工艺包括但不限于：光刻掩膜和曝光、刻蚀(例如，反应离子刻蚀(RIE)等)、金属化(例如，化学汽相淀积(CVD)等)以及平坦化和抛光(例如，化学机械抛光(CMP)等)。另外，图6-图8中所示的附加特征可以与本发明的实现一起使用。例如，阻挡层材料可以作为衬垫、帽等。另外，可以在任何布线层之间插入通孔层。

另外，布线层可以具有任意适合的厚度，并且厚度可以相对于彼此不同。例如，布线层105、130、135可以具有大约0.5μm到0.6μm的厚度，布线层140可以是大约3μm厚，并且布线层160可以是大约4μm厚。然而，本发明不限于这些值，而是可以利用任意适合的厚度。另外，本发明不限于所示的布线层数目。而是，本发明各方面可以与具有任意数目布线层的半导体器件(例如，模拟器件、数字器件等)一起使用。

另外，接地回路结构110、145和信号线165可以是任何适合的尺寸和形状。而且，接地回路结构110、145(例如，G1、G2)不局限于单一相应布线层，而是可以跨多个布线层(例如通孔层，如果存在的话)，下文参考图9-图12详述。此外，本发明不限于图8所示的两个接地回路结构110、145。而是，可以使用任意数目的接地回路结构110、145以便为传输线结构提供任意期望数目的不同延迟。

在实施方式中，可以在衬底100的器件区域中提供至少一个开关170。开关170可以操作以选择性地将任一接地回路结构(例如，110或者145)连接到地面，使得接地的接地回路结构(例如，110或者145)成为信号线165的接地回路路径。开关170可以包括任何适合的开关器件，诸如PIN二极管、FET等。在实施方式中，开关170布置在传输线结构的接地回路路径中而不是信号路径中，以避免信号路径中的信号衰减。

上述方法被用于集成电路芯片的制造。得到的集成电路芯片可以由制造者以未加工晶片形式(即，作为具有多个未封装芯片的单一晶片)作为裸片分布，或者以封装形式分布。在后一种情况中，芯片安装在单一芯片封装(诸如具有附着在母板或者其他较高层载体上的引线的塑料载体)中，或者安装在多芯片封装(诸如具有表面互连或者掩埋互连中一个或者二者的陶瓷载体)中。在任何一种情况中，芯片继而与其他芯片、离散电路元件和/或其他信号处理器件集成，以作为(a)诸如母板的中间产品或者(b)最终产品中任一个的部分。最终产品可以是包括集成电路芯片的任何产品。

图9和图10示出了根据本发明各方面的备选传输线结构。具体地，图9示出了包括信号线200、第一接地回路结构205(例如，G1)和第二接地回路结构225(例如，G2)的传输线结构，所有这些结构按照上文描述的方式形成。第一接地回路结构205包括单一接地回路轨210，其在材料和制造商可以类似于接地回路轨例如60、80等。第一接地回路结构205还包括电容梳215，其从接地回路轨210延伸，向上延伸通过多个布线层(未示出)，并且终止于与信号线200形成于相同布线层中的电容元件220。

仍然参考图9，第二接地回路结构225包括单一接地回路轨230，其可以类似于接地回路轨210。第二接地回路结构225还包括电容梳235，其从接地回路轨230延伸，向上延伸通过多个布线层(未示出)，并且终止于与信号线200形成于相同布线层中的电容元件240。可以提供至少一个开关(未示出)，以选择性地将相应的接地回路结构205和225中的一个置于接地状态，而另一个悬空。

图10示出了图9结构的横截面图。第一接地回路结构205的电容贡献主要来自元件220，在图10中标记为“C1”。第二接地回路结构225的电容贡献主要来自元件240，在图10中标记为“C2”。第一接地回路结构205的主要电感贡献者是接地回路轨210，在图10中标记为“L1”。第二接地回路结构225的主要电感贡献者是接地回路轨230，在图10中标记为“L2”。

图11和图12示出了根据本发明各方面的备选传输线结构。具体地，图11示出了包括信号线300、第一接地回路结构305(例如，G1)和第二接地回路结构325(例如，G2)的传输线结构，所有这些结构都可以按照上文描述的方式形成。第一接地回路结构305包括单一接地回路轨310，其可以类似于接地回路轨205(例如图9中)。第一接地回路结构305还包括梳315，其从接地回路轨310延伸，向上延伸通过多个布线层(未示出)，并且终止于与信号线300形成于相同布线层中的电容元件320。

仍然参考图11，第二接地回路结构325包括两个接地回路轨330，其可以类似于接地回路轨310。接地回路轨330与信号线300形成于相同布线层中，构成共面传输线。第二接地回路结构325不包括电容梳。可以提供至少一个开关(未示出)，以用于选择性地将相应接地回路结构305和325中的一个置于接地状态，而另一个悬空。

图12示出了图11的结构的截面图。第一接地回路结构305的电容贡献主要来自元件320，在图12中标记为“C1”。第二基地回路结构325的电容贡献主要来自接地回路轨330，在图12中标记为“C2”。第一接地回路结构305的主要电感贡献者是接地回路轨310，在图10中标记为“L1”。第二接地回路结构325的主要电感贡献者是接地回路轨330，在图10中标记为“L2”。

图13和图14示出了根据本发明各方面的备选传输线结构。具体地，图13示出了包括信号线400、第一接地回路结构405(例如G1)和第二接地回路结构425(例如G2)的传输线结构，所有这些结构都可以按照上文描述的方式形成。第一接地回路结构405包括两个平行的接地回路轨410，其可以与信号线400形成于相同的布线层中。第一接地回路结构405还包括梳415，其在信号线400之下的布线层中的接地回路轨410之间延伸。

仍然参考图13，第二接地回路结构425包括两个平行的接地回路轨430，其与信号线400形成于相同的布线层中。第二接地回路结构425还包括梳435，其在信号线400之下的布线层中的接地回路轨430之间延伸。可以提供至少一个开关(未示出)，以用于选择性地将相应接地回路结构405和425中的一个置于接地状态，而另一个悬空。

图14示出了图13的结构的横截面图。第一接地回路结构405的电容贡献主要来自梳415，在图14中标记为“C1”。第二接地回路结构425的电容贡献主要来自梳435，在图14中标记为“C2”。第一接地回路结构405的主要电感贡献者是接地回路轨410，在图14中标记为“L1”。第二接地回路结构425的主要电感贡献者是接地回路轨430，在图14中标记为“L2”。

在实施方式中，图9-图14中所示的相应接地回路结构的特征可以按照任何适合的大小和形状形成，并且可以相对于信号线(例如，200、300、400)按照任何适当空间关系来形成。特别地，相应接地回路结构(例如，G1和G2)的特征可以这样来形成，使得传输线结构延迟根据哪个接地回路结构(例如，G1或者G2)被接地而不同，而不管哪个接地回路结构被接地，传输线结构特性阻抗都实质上保持恒定。在实施方式中，特性阻抗设置为大约50ohm，但是本发明不限于该值，任何特性阻抗可以与本发明一起使用。

到目前为止所描述的传输线结构每个包括了两个可切换的接地回路结构。然而，本发明不限于仅具有两个可切换接地回路结构的传输线结构。而是，不止两个(例如，三个、四个等)可切换接地回路结构可以用于为传输线结构提供更大的可调性。

在另外的实施方式中，可以通过沿传输线串联形成多个可调延迟、固定阻抗部分，来为传输线提供附加的可调性。例如，图15示出了根据本发明各方面的框图，其中传输线500在两个点501、502之间延伸。传输线500提供有可调延迟、固定阻抗的三个相应的部分510、515、520，其可以使用类似于参考图1-图14描述的结构来形成。

更具体地，第一部分510可以包括这样的传输线结构，其具有三个选择可控的延迟值t1、t2、t3，以及相对恒定的特性阻抗Zo。类似地，第二部分可以包括这样的传输线结构，其具有三个选择可控的延迟值t4、t5、t6，以及相对恒定的特性阻抗Zo。类似地，第三部分520可以包括这样的传输线结构，其具有三个选择可控的延迟值t7、t8、t9，以及相对恒定的特性阻抗Zo。

根据本发明的一个方面，部分510、515和520是相同的，使得t1＝t4＝t7，并且t2＝t5＝t8，并且t3＝t6＝t9。在这样的实施方式中，传输线500存在十种不同的延迟排列，每种排列具有实质上相同的特性阻抗Zo。根据本发明的另一方面，部分510、515和520都是不同的，使得t1≠t2≠t3≠t4≠t5≠t6≠t7≠t8≠t9。在这样的实施方式中，传输线500存在二十种不同的延迟排列，每种排列具有实质上相同的特性阻抗Zo。

图16是实现根据本发明各方面的步骤的流程图。流程图可以等效地表示本发明的高层框图。在客户端-服务器关系中，流程图的步骤可以通过ad hoc(自组织)网络中的计算设备由服务器控制和执行，或者其可以利用传送至用户工作站的操作信息而在用户工作站上运行。而且，本发明可以使用完全硬件的实施方式、完全软件的实施方式或者包括硬件和软件元素二者的实施方式来控制。在一个实施方式中，软件元素包括固件、驻留软件、微码等。

另外，本发明可以由计算机可用或者计算机可读介质可访问的计算机程序产品控制，以提供由计算机或者任何指令执行系统使用或者与其连接的代码。出于本说明书的目的，计算机可用或者计算机可读介质可以是包含、存储、通信、传播或者传送程序的任何装置，该程序由指令执行系统、装置或者设备使用或者与其连接。介质可以是电子、磁、光、电磁、红外或者半导体系统(或者装置或设备)或者传播介质。计算机可读介质的示例包括半导体或者固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘的当前示例包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和DVD。

更具体地，图16示出了绘出用于调节传输线结构中的延迟的方法的控制步骤的流程图。在步骤610，传输线结构的第一接地回路结构电连接至地电位。在实施方式中，传输线结构和接地回路结构可以类似于上文参考图4-图15描述的传输线结构和接地回路结构(例如G1)。在实施方式中，通过操作集成在传输线结构的半导体器件区域中的开关来创建连接。开关的操作可以按照任何适合的方式来执行，诸如，计算机控制。作为步骤610的结果，第一接地回路结构被提供作为传输线结构的信号线的接地回路路径。

在步骤620，集成在相同传输线结构中的第二接地回路结构与地电位电断开。第二接地回路结构可以类似于上文参考图4-图15描述的接地回路结构(例如G2)，使得传输线结构的延迟根据哪个接地回路结构接地而不同，而不管哪个接地回路结构接地传输线结构的特性阻抗都实质上保持恒定。在实施方式中，步骤620处的断开可以与步骤610处的连接同时执行，或者在不同的时刻执行。另外，步骤620处的断开可以使用与步骤610处的连接相同的开关执行，或者使用不同的开关执行。

在步骤630，信号在传输线结构的信号线上传输。在实施方式中，传输信号可以按照任何适合的方式来执行。由于步骤610处的连接，传输具有的延迟将主要由第一接地回路结构确定。

在步骤640，第一接地回路结构与地电位断开，并且第二接地回路结构连接至地电位。这可以按照类似于步骤610和620的方式来执行，用第一接地回路结构代替第二接地回路结构，反之亦然。作为步骤640的结果，第二接地回路结构被提供作为传输线结构的信号线的接地回路路径；同时第一接地回路结构悬空。

在步骤650，信号在传输线结构的信号线上传输。这可以按照与步骤630类似的方式执行。由于步骤640，传输具有的延迟将主要由第二接地回路结构确定。在实施方式中，步骤650处的延迟不同于步骤630处的延迟；然而，传输线结构的特性阻抗在传输步骤630和650中是相同的。

图17示出了例如用于半导体IC逻辑设计、仿真、测试、布局和制造的示例性设计流程900的框图。设计流程900包括用于处理设计结构或者设备的过程和机制，以生成以上所述并且在图1-图5和图8-图15中示出的设计结构、和/或设备的逻辑上和/或以其他方式功能上的等效表示。设计流程900处理和/或生成的设计结构可以编码在机器可读传输或者存储介质中以包括数据和/或指令，该数据和/或指令当在数据处理系统上执行或者以其他方式处理时生成硬件组件、电路、设备或者系统的逻辑、结构、机械或者以其他方式功能上的等效表示。设计流程900可以根据正在设计的表示的类型而改变。例如，用于构建专用IC(ASIC)的设计流程900可以不同于用于设计标准组件的设计流程900或者与用于将设计实例化到可编程阵列(例如由Inc.或者Inc.提供的可编程门阵列(PGA)或者现场可编程门阵列(FPGA))中的设计流程900。

图17示出了多个此类设计结构，包括输入设计结构920，其优选地由设计过程910处理。设计结构920可以是由设计过程910生成和处理的逻辑仿真设计结构，以产生硬件设备的逻辑等效功能表示。设计结构920还可以或者备选地可以包括数据和/或程序指令，当由设计过程910处理该数据和/或程序指令时，生成硬件设备的物理结构的功能表示。无论是否表示功能和/或结构设计特征，设计结构920都可以使用诸如由核心开发者/设计者实现的电子计算机辅助设计(ECAD)来生成。当编码在机器可读数据传输、门阵列或者存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块来访问和处理，以仿真或者以其他方式功能地表示诸如图1-图5和图8-图15中所示的电子组件、电路、电子或者逻辑模块、装置、设备或者系统。由此，设计结构920可以包括文件或者其他数据结构，其包括人类和/或机器可读的源代码、编译结构和计算机可执行代码结构，当由设计或者仿真数据处理系统处理时，其功能地仿真或者以其他方式表示电路或者其他层的硬件逻辑设计。此类数据结构可以包括符合和/或兼容低级HDL设计语言(诸如Verilog和VHDL)和/或高级设计语言(诸如C或者C++)的硬件描述语言(HDL)设计实体或者其他数据结构。

设计过程910优选地采用和包含用于综合、翻译或者以其他方式处理设计/仿真的硬件和/或软件模块以生成可以包含诸如设计结构920之类的设计结构的网表980，该设计/仿真功能上等效于图1-图5和图8-图15所示的组件、电路、设备或者逻辑结构。网表980可以包括例如布线、离散部件、逻辑门、控制电路、I/O器件、模型等的列表的经编译或者以其他方式经处理的数据结构，其描述与其他元件的连接以及集成电路设计中的电路。可以使用迭代过程来综合网表980，其中根据器件的设计规范和参数将网表980综合一次或多次。与在此描述的其他设计结构类型相同，网表980可以记录在机器可读数据存储介质上或者编程到可编程门阵列中。介质可以是非易失性存储介质，诸如磁盘或者光盘驱动器、可编程门阵列、压缩型闪存或者其他闪存。附加地或者备选地，介质可以是系统或者高速缓存存储器、缓存空间或者电或光传导器件和材料，数据分组可以经由因特网或者其他联网的适当装置在其上传输或者中间存储。

设计过程910可以包括用于处理包括网表980的多种输入数据结构类型的硬件和软件模块。此类数据结构类型可以驻留于例如库元件930内，并且可以包括针对给定制造技术(例如不同技术节点，32nm、45nm、90nm等)的一组常用元件、电路和器件，包括模块、布局和符号表示。数据结构类型还可以包括设计规范940、特征化数据950、验证数据960、设计规则970和测试数据文件985，其可以包括输入测试模式、输出测试结果以及其他测试信息。设计过程910还可以包括例如标准机械设计工艺，诸如应力分析、热分析、机械事件仿真、操作工艺仿真，操作工艺诸如铸造、模铸和管芯按压形成等。机械设计领域的普通技术人员可以在不脱离本发明的范围和精神的情况下，理解可能的机械设计工具以及设计过程910的应用的范围。设计过程910还可以包括用于执行标准电路设计过程(诸如时序分析、验证、设计规则检查、放置和布线操作等)的模块。

设计过程910采用和包含逻辑和物理设计工具(诸如HDL编译器和仿真模型构件工具)，以处理设计结构920以及所绘出的支持数据结构中的一些或者全部以及任何附加的机械设计或者数据(如果可应用)，以生成第二设计结构990。设计结构990以用于机械设备和结构的数据的交换的数据格式(例如，存储为IGES、DXF、参数化实体XT、JT、DRF或者用于存储或者呈现此类机械设计结构的其他任何适合格式的信息)驻留在存储介质或者可编程门阵列中。类似于设计结构920，设计结构990优选地包括驻留在传输或者数据存储介质上的一个或者多个文件、数据结构或者其他计算机编码数据或者指令，并且当由ECAD系统处理时生成图1-图5和图8-图15所示的本发明的一个或多个实施方式的逻辑或者以其他方式功能上等效的形式。在一个实施方式中，设计结构990可以包括经编译可执行的HDL仿真模型，其功能地仿真图1-图15所示的器件。

设计结构990还可以采用用于集成电路的布局数据交换的数据格式和/或符号数据格式(例如存储为GDSII(GDS2)、GL1、OASIS、映射文件或者用于存储此类设计数据结构的任何其他适合格式的信息)。设计结构990可以包括例如以下的信息：符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、线路、金属层、通孔、形状、通过制造工序布线的数据，以及制造者或者其他设计者/开发者用于生产以上所述以及图1-图5和图8-图15所示的器件或者结构所需要的任何其他数据。设计结构990可以继而进行到阶段995，其中例如，设计结构990：进行到流片，发布到制造，发布到掩膜室，发送至另一设计室，发送回客户等。

在此使用的术语仅用于描述特定实施方式的目的，并非意在作为本发明的限制。如在此使用的，单数形式“一种”、“一个”和“该”旨在也包括复数形式，除非上下文明确指出。还可以理解，术语“包括”和/或“包含”，当在本说明书中使用时，指定所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或者附加。

所附权利要求中相应的结构、材料、行为以及所有装置或者步骤加功能元素的等价物(如果存在的话)旨在包括用于执行如所具体要求保护的与其他要求保护的元素相组合的功能的任何结构、材料或者动作。本发明的说明书出于说明和描述的目的而提出，而并不只在穷举性的或者限于所公开形式的本发明。在不脱离本发明的范围和精神的情况下，多种修改和变体将对本领域普通技术人员变得易见。选择和描述了实施方式以便最佳地解释本发明的原理以及实际应用，并且使得本领域其他普通技术人员能够针对具有适合于特定预期使用的各种修改的各种实施方式来理解本发明。