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用于高性能VLSI的最优保持管多米诺电路

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摘要

本发明涉及一种用于高性能VLSI的最优保持管多米诺电路，即在多米诺电路中，应用最优保持管技术，通过调节保持管的衬底电压和电源电压，实现动态功耗、漏电流、噪声容限、电路延迟和抗工艺浮动系数等多个重要参数的均衡，从而使多米诺电路达到最优化的综合性能。其中保持管的电源电压和衬底电压分别为V

法律状态公告日

法律状态信息

法律状态
2014-04-02

发明专利申请公布后的驳回 IPC(主分类):H03K19/017 申请公布日:20110427 申请日:20101015

发明专利申请公布后的驳回
2011-06-15

实质审查的生效 IPC(主分类):H03K19/017 申请日:20101015

实质审查的生效
2011-04-27

公开

公开

1. 用于高性能VLSI的最优保持管多米诺电路 [P] . 中国专利： CN102035530A . 2011-04-27
2. 用于低功耗VLSI的最优门控向量双阈值多米诺电路 [P] . 中国专利： CN102075178A . 2011-05-25
3. Method for scan testing and clocking dynamic domino circuits in VLSI systems using level sensitive latches and edge triggered flip flops [P] . 美国专利： US7000164B2 . 2006-02-14

机译：使用电平敏感锁存器和边沿触发触发器在VLSI系统中扫描测试并为动态多米诺电路计时的方法
4. Method for scan testing and clocking dynamic domino circuits in VLSI systems using level sensitive latches and edge triggered flip floops [P] . 美国专利： US2003145264A1 . 2003-07-31

机译：使用电平敏感锁存器和边缘触发的翻转floop在VLSI系统中进行扫描测试和为动态多米诺电路计时的方法
5. Hold violation free scan chain and scanning mechanism for testing of synchronous digital VLSI circuits [P] . 美国专利： US10447249B2 . 2019-10-15

机译：无保持冲突的扫描链和扫描机制，用于测试同步数字VLSI电路