具有三伏辅助的能耐受五伏的集成电路信号垫

摘要

本发明揭示一种能耐受五伏的集成电路信号垫，其具有到三伏的初始快速上拉，且接着借助外部电阻器操作为开路漏极输出以用于将输出从约三伏上拉到约五伏。所述初始快速(有源)上拉借助有源装置来实现，当从逻辑0过渡到逻辑1时所述初始快速上拉减少较新技术(较低操作电压)集成电路输出的总体上拉时间。集成电路输出驱动器的电路保护内部操作电路节点免受原本将由所述信号垫上比所述集成电路的所述操作电压更具正电性的电压产生的过高电压及泄漏电流。

说明书

技术领域

本发明涉及用于集成电路输入-输出(I/O)的位準移位，且更特定地说涉及一种具有三伏辅助的能耐受五伏的I/O信号垫。

由亚驰(Yach)等人于2005年8月30日申请的题为“Output Structure Having ESDand Increased Voltage Withstand Protection By Using Different Thickness Gate Oxides(通过使用不同厚度栅极氧化物而具有ESD及增加的耐压保护的输出结构)”(修正后)的同在申请中且共同拥有的美国专利申请案第11/215,775号出于所有目的而以引用方式并入本文中。

背景技术

依据所使用的制作过程及集成电路的预期目的，集成电路可以不同操作电压运行。遗留集成电路输入-输出(I/O)通常以约0伏或约五伏(例如，逻辑0及逻辑1)操作。然而，较新及较小工艺技术集成电路通常以约0伏或约三伏(例如，约3.3伏的V_DD)操作，因为新的高电路密度制作过程产生不可在高于3.3伏V_DD的情况下安全操作的晶体管。

当将五伏遗留集成电路装置介接到较新技术3.3伏装置时，可使用外部电压位準移位器或开路漏极输出。外部电压位準移位器添加费用、复杂性且在印刷电路板上占用空间。传统开路漏极输出具有由上拉电阻器结合每一开路漏极输出的固有电路电容限制的操作性能。

发明内容

因此，需要一种能耐受五伏的集成电路输出，其具有到三伏的初始快速上拉，且接着借助外部电阻器操作为开路漏极输出以用于将输出从约三伏上拉到约五伏。当从逻辑0过渡到逻辑1时，到约三伏的初始快速(有源)上拉减少较新技术集成电路输出的总体上拉时间。

根据本发明的一个具体实例性实施例，一种具有信号垫及耦合到其的电路的集成电路，其借助较低电压辅助而具有较高电压容差，所述集成电路可包括：集成电路信号垫；第一N沟道金属氧化物半导体(NMOS)晶体管(142)，其具有耦合到所述集成电路信号垫的漏极及耦合到操作电压的栅极；第二NMOS晶体管(128)，其具有耦合到电力共用的源极及耦合所述第一NMOS晶体管(142)的源极的漏极；第一P沟道金属氧化物半导体(PMOS)晶体管(126)，其具有耦合到所述集成电路信号垫及所述第二NMOS晶体管(128)的所述漏极的漏极；第二PMOS晶体管(124)，其具有耦合到所述第一PMOS晶体管(126)的源极的漏极，且所述第二PMOS晶体管(124)的源极耦合到所述操作电压；第三PMOS晶体管(122)，其具有耦合到所述集成电路信号垫的漏极及耦合到所述第二PMOS晶体管(124)的栅极的源极；第四PMOS晶体管(114)，其具有耦合到所述第二PMOS晶体管(124)的所述栅极及所述第三PMOS晶体管(122)的所述源极的漏极，所述第四PMOS晶体管(114)具有耦合到五伏控制信号的源极；第三NMOS晶体管(116)，其具有耦合到所述第二PMOS晶体管(124)的所述栅极及所述第三PMOS晶体管(122)的所述源极的漏极，且所述第三NMOS晶体管(116)具有耦合到所述操作电压的栅极及耦合到所述五伏控制的源极；第四NMOS晶体管(120)，其具有耦合到所述集成电路信号垫的源极及耦合到所述操作电压的栅极；第五PMOS晶体管(118)，其具有耦合到所述集成电路信号垫的源极及耦合到所述操作电压的栅极；所述第四NMOS晶体管(120)及所述第五PMOS晶体管(118)的漏极耦合到所述第四PMOS晶体管(114)的栅极；所述第一PMOS晶体管(126)的栅极耦合到数据输出信号；所述第二NMOS晶体管(128)的栅极耦合到数据输出启用信号；第一寄生二极管(132)，所述第一寄生二极管(132)形成于所述第一PMOS晶体管(126)的所述源极与所述漏极之间；及第二寄生二极管(134)，所述第二寄生二极管(134)形成于所述第二PMOS晶体管(124)的所述源极与所述漏极之间，其中当所述五伏控制信号处于逻辑1时，穿过所述第二寄生二极管(134)的电流将所述集成电路信号垫驱动到大致所述操作电压；且当所述集成电路信号垫处于比所述操作电压更具正电性的电压时，所述第二寄生二极管(134)大致防止电流从所述集成电路信号垫到所述操作电压。

附图说明

可通过结合附图参照以下说明获得对本发明的更全面理解，附图中：

图1根据本发明的具体实例性实施例图解说明耦合到集成电路I/O垫(外部集成电路I/O连接)的能耐受五伏的输入-输出(I/O)电路的示意图。

虽然本发明易于作出各种修改及替代形式，但已在图式中显示且在本文中详细说明的是其具体实例性实施例。然而，应理解，本文中对具体实例性实施例的说明并非打算将本发明限于本文中所揭示的特定形式，而是相反，本发明打算涵盖如由随附权利要求书所界定的所有修改及等效形式。

具体实施方式

现参照所述图式，其示意性地图解说明具体实例性实施例的细节。图式中的相同元件将由相同编号表示，且类似元件将由带有不同小写字母后缀的相同编号表示。

参照图1，其根据本发明的具体实例性实施例绘示耦合到集成电路I/O垫(外部集成电路I/O连接)的能耐受五伏的输入-输出(I/O)电路的示意图。通常由编号100表示的所述能耐受五伏的I/O电路耦合到集成电路外部连接I/O垫140。I/O垫140可耦合到上拉电阻器138，所述上拉电阻器还可耦合到五伏源极136。I/O垫140可能能够进行双向操作，例如输入及输出。

P沟道金属氧化物半导体(PMOS)晶体管126、N沟道金属氧化物半导体(NMOS)晶体管142及N沟道金属氧化物半导体(NMOS)晶体管128形成输出驱动器。针对增强的静电放电(ESD)及耐压保护，PMOS晶体管126可经制作而具有比PMOS晶体管124的栅极氧化物厚的栅极氧化物。针对增强的静电放电(ESD)及耐压保护，NMOS晶体管142可经制作而具有比NMOS晶体管142的栅极氧化物厚的栅极氧化物，如由亚驰(Yach)等人于2005年8月30日申请的题为“Output Structure Having ESD andIncreased Voltage Withstand Protection By Using Different Thickness Gate Oxides(通过使用不同厚度栅极氧化物而具有ESD及增加的耐压保护的输出结构)”的共同待决且共同拥有的美国专利申请案第11/215,775号中更全面地说明，且所述申请案出于所有目的而以引用方式并入本文中。

PMOS晶体管124与PMOS晶体管126及NMOS晶体管128串联放置在一起，且寄生二极管134当其上的电压大于V_DD(例如，大于3.3伏)时大致防止不需要的电流从I/O垫140到V_DD。当五伏控制108处于逻辑1时，其将在I/O垫140处启用三伏辅助快速上拉输出。五伏控制108可与本文中所说明的逻辑电路结合使用以有效地防止不需要的泄漏电流路径，同时在五伏操作期间维持规则的输入/输出功能，且I/O垫140在三伏操作(例如，五伏控制108处于逻辑0)期间作为输出。

当五伏控制108处于逻辑1时，I/O垫140充当能耐受五伏的输入或借助外部五伏上拉电阻器138作为五伏输出。例如，为起始内部二极管(例如，寄生二极管134)，上拉到V_DD的辅助、数据输出110及数据输出启用112将处于逻辑1，且将导致PMOS晶体管126的栅极处于逻辑1。寄生二极管134将节点150迅速地驱动到V_DD。节点150耦合到PMOS晶体管126的源极。当PMOS晶体管126的栅极从逻辑1变到逻辑0(例如，大致处于与电源共用130相同的电位)时，PMOS晶体管126源极-漏极路径变得导电且将迅速地将I/O垫140拉到V_DD，例如3.3伏。此后，上拉电阻器138将继续将I/O垫140拉向五伏源极136。

当I/O垫140上的电压比V_DD更具正电性时，节点150将经由寄生二极管132(处于导通状态)而遵循I/O垫140上的电压。然而，二极管134将防止大致任何电流从I/O垫140(大于V_DD)到内部V_DD。一旦I/O垫140变得比V_DD+V_tp更具正电性，PMOS晶体管122即将导通且PMOS晶体管124的栅极将大致处于与I/O垫140上的电压相同的电压。因此，PMOS晶体管124将完全断开，从而防止任何泄漏电流穿过其。

由于节点150处的电压因二极管132处于正向偏压而大致追随I/O垫140上的电压，因此大致不存在泄漏电流穿过PMOS晶体管126。当I/O垫140上的电压比V_DD+V_tp更具正电性时，PMOS晶体管118导通且PMOS晶体管114的栅极处于与I/O垫140上的电压大致相同的电压。PMOS晶体管114完全断开以避免五伏位準到达缓冲器102的输出及可能对其导致的损坏。

除I/O垫140处需要数据输出110及数据输出启用112处于逻辑1的从逻辑0到V_DD的初始快速上拉之外，数据输出110及数据输出启用112的逻辑状态无差别，因为NMOS晶体管128因五伏控制108而始终断开，且PMOS晶体管124因五伏控制108(例如，当I/O垫140处的电压小于或等于V_DD+V_TP时)或因PMOS晶体管122处于导通状态(例如，当I/O垫140处的电压大于V_DD+V_TP时)而断开，如上文中所说明。因此，节点150将始终追随I/O垫140上的电压，且PMOS晶体管126将大致不具有电流穿过其。PMOS晶体管114、118、122、124及126的N井可全部系结到节点150以维持相同的电压位準且当垫140上的电压比V_DD更具正电性时避免所述晶体管的正向偏压。

虽然已参照本发明的实例性实施例绘示、说明及界定了本发明的实施例，但这种参照并不暗示对本发明的限制，且不应推断出存在此种限制。所揭示的标的物能够在形式及功能上有相当大的修改、变更及等效形式，如所属领域的技术人员将想出且具有本发明的益处。本发明的所绘示及所说明的实施例仅为实例，而并非对本发明范围的穷尽性说明。