具有共振隧道势垒的增强的多位非易失性存储器装置

摘要

一种非易失性存储器单元使用共振隧道势垒(600)，所述共振隧道势垒(600)在HfSiON或LaAlO

说明书

技术领域

本发明大体来说涉及存储器装置，且确切地说，本发明涉及非易失性存储器装置。

背景技术

存储器装置通常提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、非易失性、浮动栅极NOR/NAND快闪存储器及动态随机存取存储器(DRAM)。

快闪存储器可使用浮动栅极技术或捕捉技术。浮动栅极单元包含源极和漏极区域，其可以横向间隔开来以形成中间沟道区域。所述源极和漏极区域形成于硅衬底的共用水平平面内。通常由掺杂多晶硅制成的浮动栅极布置于沟道区域上，且由氧化物与其它单元元件电隔离。浮动栅极技术的非易失性存储器功能由存储于隔离浮动栅极上的电荷的不存在或存在来创建。所述浮动栅极单元可以是单层单元(SLC)或多层单元(MLC)。

捕捉技术起到非易失性存储器的作用，且可以实施于如图1中图解说明的硅-氧化氮-氧化硅(SONOS)架构中。氮化物捕捉层可捕获及存储电子或空穴以充当非易失性存储器。所述单元可以是SLC或MLC。

每个单元的阈值电压(V_th)确定存储在单元中的数据。举例来说，在每单元单个位的情况下，0.5V的V_th可能指示已编程的单元，而-0.5V的V_th可能指示已擦除的单元。多层单元可具有多个V_th窗口，每一V_th窗口指示一不同状态。多层单元通过将位组合格式(bit pattern)分配给存储于所述单元上的特定电压范围来利用传统快闪单元的模拟性质。此技术准许相依于分配给单元的电压范围数量和在存储器单元的连续操作期间所分配电压范围的稳定性来存储每单元两个或两个以上的位。

例如，可为一单元分配每一范围200mV的四个不同电压范围。通常，每一范围之间存在0.2V到0.4V的盲区(dead space)或边缘枯萎(dead margin)。如果存储于所述单元上的电压在第一范围内，则所述单元存储于00处。如果所述电压在第二范围内，则所述单元存储于01处。假设在存储器单元的连续操作期间这些电压范围维持稳定，则这一情况针对用于所述单元的所有范围而继续。

MLC要求对阈值电压的严密控制和这些电压范围的稳定性，以实现多个存储器状态及每单元的相关联阈值等级范围。针对常规浮动栅极或SONOS快闪存储器单元，存储器状态的阈值等级扩展(在由一组界定的条件进行编程时)受到数个因素影响。所述关键因素是：(a)隧道氧化物厚度的统计变化和逐单元的单元耦合系数；(b)所捕捉电荷质心的密度及深度的变化；(c)在等待(保持)期间、在读取(读取扰乱)期间、在局部编程(抑制)期间所捕获电荷损失的逐单元变化；及(d)在持久(写入/擦除循环)特性中的逐单元变化。另外，相邻单元之间的电容耦合变化会创建随单元而不同的程序扰乱变化且引起阈值扩展。

上述因素不仅对SLC单元设计是重要的，还对MLC单元设计也相当重要。这是由于下述事实：对于快闪单元设计来说，将要创建于可用编程窗口内的经良好界定的逻辑状态数(考虑到所有可能的V_t扩展)由2ⁿ给出，其中n是每单元的所存储存储器位的数量。对于SLC，n＝1；对于MLC，n＝2(每单元2位存储)要求4个逻辑状态，及对于n＝3(每单元3位)，在可用编程窗口内要求9个稳定的逻辑状态。常规MLC浮动栅极和快闪存储器单元不是可调节电压的，因为这些单元采用SiO₂作为隧穿及电荷阻挡媒体(其介电常数为3.9)。

减少阈值电压离散的一个方式是使用如图2中所示的共振隧道势垒晶体管。这种晶体管包含普通SiN捕获层201、SiO₂电荷阻挡层202及多晶硅栅极203。然而，隧道电介质200包含SiO₂层210、非晶硅层211及另一SiO₂层212。这形成了如图3中所示的电子带能级图。

图3显示隧道电介质320的电子带，其包含第一SiO₂层307、非晶硅层306和第二SiO₂层305。图中还显示SiN捕获层304、SiO₂电荷阻挡层303和栅极301的电子带。

图4图解说明常规SONOS类型结构的典型现有技术阈值电压分布。沿阈值电压(V_th)轴显示每一状态“00”、“01”、“10”和“11”。此图示显示每一状态均具有一相对大的阈值窗口。这种较大窗口可能导致来自相邻状态的干扰以及限制可能状态的数量。

例如，如果“11”状态在4 V处具有分布的峰值点，“10”可能在3V处具有峰值点，“01”可能在2V处具有峰值点，且“00”可能具有峰值分布点为1V。每一分布可+/-0.5V。另外，设计这种多层存储器系统要求每一状态以一界线与其它状态分开。然而，所述界线如此小以至于程序扰乱条件可能仍导致对不需要的状态进行编程。

图5图解说明典型的现有技术共振隧道势垒阈值电压分布。此图示显示每一阈值电压分布与现有技术分布相比均已充分减少。

图2所示现有技术材料的问题是缺乏其提供的电压可缩放性。这些类型的材料仍要求较大电压以供存储器单元操作。

针对上述原因，及针对下文列举的将对所属技术领域中读取及理解本说明的技术人员显而易见的其它原因，所属技术领域中需要多层存储器单元以实现经编码状态的最小阈值电压离散同时提供高度可缩放性单元设计。

发明内容

上文提及的问题及其它问题由本发明解决，且将通过读取及研究下列说明来理解。

本发明涵盖非易失性存储器单元，其包括具有一对源极/漏极区域的衬底。共振隧道势垒形成于所述衬底上且大致位于所述源极/漏极对的区域之间。所述隧道势垒优选地包括HfSiON或LaAlO₃高k电介质的两个层，其中在所述两层中间具有硅或锗的非晶层。可选实施例可以用SiO₂替代上述高k层中的一者或另一者。电荷捕捉层形成于所述共振隧道势垒上。高k电荷阻挡层形成于所述电荷捕捉层上。栅极形成于所述电荷阻挡层上。

本发明的进一步实施例包含具有不同范围的方法和设备。

附图说明

图1显示典型的现有技术SONOS结构的横截面图。

图2显示典型的现有技术共振隧道势垒SONOSOS结构的横截面图。

图3显示根据图2所示现有技术结构的现有技术电子带能量图。

图4显示常规SONOS型结构的典型现有技术阈值电压分布。

图5显示根据图2所示共振隧道势垒结构的典型现有技术阈值电压分布。

图6显示本发明的单层共振隧道势垒浮动栅极晶体管构架的一个实施例的横截面图。

图7显示本发明的双层共振隧道势垒浮动栅极晶体管构架的一个实施例的横截面图。

图8显示图7所示双层共振隧道势垒晶体管的电子带能级图。

图9显示本发明中具有嵌入式捕捉层的高k共振隧道势垒晶体管的一个实施例的横截面图。

图10显示本发明中具有嵌入式捕捉层的高k共振隧道晶体管的另一实施例的横截面图。

图11显示图9所示结构的电子带能级图。

图12显示根据图10所示结构的电子带能级图。

图13显示本发明的存储器装置及存储器系统的芯片构架的一个实施例的框图。

图14显示本发明的存储器模块的一个实施例的框图。

具体实施方式

在本发明的下述详细说明中，参照其中形成本发明的一部分且其中以图解说明的方式显示可实施本发明的具体实施例的附图。在附图中，贯穿数个视图以相同数字描述大致相似的组件。充分详细地描述这些实施例以使所属技术领域的技术人员能够实施本发明。在不脱离本发明范围的情况下，可利用其它实施例且可做出结构、逻辑和电方面的改变。因此，不应在限制意义上考虑以下详细说明，且本发明的范围仅由所附权利要求书及其均等物界定。以下说明内容中使用的术语“晶片”或“衬底”包含任何基底半导体结构。二者均应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及不掺杂半导体、由基底半导体结构支撑的硅的外延层、以及所属技术领域的技术人员所熟知的其它半导体结构。此外，在参考下述说明中的晶片或衬底时，可利用先前过程步骤以在基底半导体结构中形成区域/接合处，且术语晶片或衬底包含含有这些区域/接合处的基本层。

图6图解说明本发明中使用单层共振隧道势垒600的浮动栅极存储器单元的一个实施例的横截面图。所述一个晶体管单元形成于具有掺杂源极/漏极区域602、603的衬底601上。每一活性区域602、603的功能均相依于所述单元的偏离方向。

源极/漏极区域602、603可以是掺杂到p型衬底601中的n型区域602、603。在替代实施例中，源极/漏极区域602、603是掺杂到n型衬底601中的p型区域602、603。

共振隧道势垒600形成于衬底601上，大致位于所述源极/漏极对的区域602、603之间。隧道势垒600包含两个介电层610、612之间的材料的单个非晶层611。在一个实施例中，介电层610、612是氧化物，例如SiO₂。

在一个实施例中，非晶层611可以是硅层(a-Si)。替代实施例可以使用锗(a-Ge)或某一其它非晶材料。

共振隧道势垒600的每一层可形成在1-3nm范围内的厚度。上述材料可以导致势垒600的总有效氧化物厚度约为3.5nm。替代实施例可使用其它材料厚度。

共振隧道势垒600提供如随后论述的由于电子或空穴在以某一能级跨越势垒后具有优选的驻留状态而得到的益处。换句话说，在某些能量条件下，电子势垒具有较高的隧穿可能性，且一旦其已隧穿过所述势垒，则其保持处于某一定义明确的量子状态。

浮动栅极层620形成于共振隧道势垒600上。在一个实施例中，浮动栅极层620是硅。替代实施例可以使用其它材料。

在一个实施例中，浮动栅极层620形成在3-6nm范围内的厚度。浮动栅极材料620一般包含上述具有介电常数约为12的硅。

电荷阻挡层621形成于浮动栅极层620上。电荷阻挡层621阻止电荷从浮动栅极620泄漏到栅极623。在一个实施例中，阻挡层621包含HfSiON或LaAlO₃，且形成在5-10nm范围内的厚度。在阻挡层621中使用的材料可以提供大致为1nm的有效氧化物厚度。

导电性金属氮化物622的超薄层(例如，1-2nm)可以形成于电荷阻挡层621上，且包含氮化钽(TaN)或氮化钛(TiN)或某一其它金属氮化物材料。此层622充当对不需要的杂质及掺杂物的适合钝化层及扩散势垒。钝化层622并不要求用于本发明存储器单元的适合操作。

栅极623形成于钝化层622或电荷阻挡层621上。栅极623可包含重掺杂的多晶硅或某一其它传导材料。

相依于所选材料，与图2中图解说明的具有有效氧化物厚度为10-12nm的堆叠相比，图6中图解说明的整个存储器单元堆叠可以具有在5-6nm范围内的有效氧化物厚度。因此，图6所示实施例提供具有大致减少的电压需求以供编程的存储器单元。

图7图解说明本发明中使用双层共振隧道势垒700的浮动栅极存储器单元的一个实施例的横截面图。所述一个晶体管单元形成于具有掺杂源极/漏极区域702、703的衬底701上。每一活性区域702、703的功能均相依于所述单元的偏离方向。

源极/漏极区域702、703可以是掺杂到p型衬底701中的n型区域702、703。在替代实施例中，源极/漏极区域702、703是掺杂到n型衬底701中的p型区域702、703。

双层共振隧道势垒700形成于衬底701的沟道区域上，大致位于所述源极/漏极对的区域702、703之间。隧道势垒700包含单个非晶锗层712上的两个介电层710、713之间的单个非晶硅层711。替代实施例在所述非晶硅层上形成非晶锗层。在一个实施例中，介电层710、713是氧化物，例如SiO₂。

共振隧道势垒700的每一层均可以形成在1-3nm范围内的厚度。所述材料导致势垒700的总有效氧化物厚度约为3.5nm。替代实施例可以使用其它材料厚度。

浮动栅极层720形成于共振隧道势垒700上。在一个实施例中，浮动栅极层720是硅。替代实施例可以使用其它材料。

在一个实施例中，浮动栅极层720形成在3-6nm范围内的厚度。浮动栅极材料720一般包含如上文提及具有节点常数约为12的硅。

电荷阻挡层721形成于浮动栅极层720上。电荷阻挡层721阻止电荷从浮动栅极720泄漏到栅极723。在一个实施例中，阻挡层721包含HfSiON或LaAlO₃且形成在5-10nm范围内的厚度。阻挡层721中使用的材料可以提供约为1nm的有效氧化物厚度。

导电性金属氮化物的超薄层722(例如1-2nm)可以形成于电荷阻挡层621上，且包含氮化钽(TaN)或氮化钛(TiN)或某一其它金属氮化物材料。此层722充当对不需要的杂质及掺杂物的适合钝化层及扩散势垒。钝化层722并不需要用于本发明存储器单元的适合操作。

栅极723形成于钝化层722或电荷阻挡层721上。栅极723可包含重掺杂的多晶硅或某一其它导电材料。

相依于所选材料，图7中图解说明的整个存储器单元堆叠可以具有也在5-6nm范围内的有效氧化物厚度。类似于图6的图解说明，这一存储器单元堆叠还提供具有将用于编程的电压需要大致减少因数2的浮动栅极存储器单元。

图8图解说明图7所示双层共振隧道势垒存储器单元的电子带能级图。此图示显示第一氧化物层810、非晶硅层811、非晶锗层812及第二氧化物层813的隧道势垒800能级。相对于沟道801、浮动栅极820、电荷阻挡层821和控制栅823层级来显示这些层级。

共振隧道势垒状态被图解说明为v₁和v₂。标准Fowler-Nordheim隧穿状态被图解说明为v₃。此图示显示减少的能量，及因此隧穿通过共振隧道势垒所必需的减少的编程电压。

图9图解说明本发明的使用单级共振隧道势垒900的嵌入式捕捉存储器单元的一个实施例的横截面图。所述一个晶体管单元形成于具有掺杂源极/漏极区域902、903的衬底901上。每一活性区域902、903的功能相依于所述单元的偏离方向。

源极/漏极区域902、903可以是掺杂到p型衬底901中的n型区域902、903。在替代实施例中，源极/漏极区域902、903是掺杂到n型衬底901中的p型区域902、903。

共振隧道势垒900形成于衬底901的沟道区域上，大致位于所述源极/漏极对的区域902、903之间。隧道势垒900包含两个介电层910、912之间的单个非晶硅层911。在一个实施例中，介电层910、913是氧化物，例如SiO₂。

共振隧道势垒900的每一层可形成在1-3nm范围内的厚度。所述材料导致势垒900的总有效氧化物厚度约为3.5nm。替代实施例可以使用其它材料厚度。

电荷捕捉层920形成于共振隧道势垒900上。在一个实施例中，捕捉层920是氮化物。替代实施例可以使用其它高k材料。

在一个实施例中，捕捉层920形成在3-6nm范围内的厚度。电荷捕捉材料的选择会产生约为2.5nm的有效氧化物厚度。替代实施例可以使用其它厚度及其它会产生替代的有效氧化物厚度的材料。

高k电荷阻挡层921形成于捕捉层920上。电荷阻挡层921阻止电荷从浮动栅极920泄漏到栅极923。在一个实施例中，阻挡层921包含HfSiON或LaAlO₃且形成在5-10nm范围内的厚度。用于阻挡层921的材料可以提供有效氧化物厚度约为1-2nm。高k电荷阻挡层921在包含上述材料时，具有约在14-17范围内的介电常数。

导电性金属氮化物的超薄层922(例如1-2nm)可以形成于电荷阻挡层921上，且包含氮化钽(TaN)、氮化钛(TiN)或某一其它金属氮化物材料。此层922充当对不需要的杂质及掺杂剂的适合钝化层及扩散势垒。钝化层922不需要用于本发明的存储器单元的适合操作。

栅极923形成于钝化层922或电荷阻挡层921上。栅极923可包含多晶硅或某一其它材料。

相依于所选材料，图9中图解说明的整个存储器单元堆叠可以具有在7-8nm范围内的有效氧化物厚度。在与图2的现有技术中图解说明的装置相比时，这种薄EOT提供具有大致减少的用于编程的电压需要的存储器单元。

图10图解说明本发明中使用共振隧道势垒1000的存储器单元的一个实施例的横截面图。所述一个晶体管单元形成于具有掺杂源极/漏极区域1002、1003的衬底1001上。每一活性区域1002、1003的功能相依于所述单元的偏离方向。

源极/漏极区域1002、1003可以是掺杂到p型衬底1001中的n型区域1002、1003。在替代实施例中，源极/漏极区域1002、1003是掺杂到n型衬底1001中的p型区域1002、1003。

共振隧道势垒1000形成于衬底1001中的沟道区域上，大致位于所述源极/漏极对的区域1002、1003之间。共振隧道势垒1000包含两个高k介电层1010、1012之间的材料的非晶层1011。在一个实施例中，高k是指具有大于SiO₂(也就是k＝3.9)的介电常数的材料。

在一个实施例中，非晶层1011可以是硅层(a-Si)。替代实施例可以使用锗(a-Ge)或某一其它非晶材料。在一个实施例中，非晶层1011形成于HfSiON或LaAlO₃的高k层1010、1012之间。替代实施例可以在非晶层1011附近使用其它高介电常数的材料。

共振隧道势垒1000的每一层可以形成为1-3nm范围内的厚度。所述材料导致势垒1000的总有效氧化物厚度约为1.5nm。替代实施例可以使用其它材料厚度。

高k电荷捕捉层1020形成于共振隧道势垒1000上。高k电荷捕捉层1020包含例如SiN、AlN或某一其它氮化物等有效捕捉材料。在包含AlN时，捕捉层1020的介电常数约为10。

在一个实施例中，电荷捕捉层1020形成为3-6nm范围内的厚度。电荷捕捉材料的选择会产生约为2.0nm的有效氧化物厚度。替代实施例可以使用其它厚度及其它会产生替代的有效氧化物厚度的材料。

电荷阻挡层1021形成于电荷捕捉层1020上。电荷阻挡层1021阻止电荷从电荷捕捉层1020泄漏到栅极1023。在一个实施例中，阻挡层1021包含HfSiON或LaAlO₃且形成为5-10nm范围内的厚度。用于阻挡层1021中的材料可以提供约为1nm的有效氧化物厚度。在包含上述材料时，高k电荷阻挡层具有约为27.5的介电常数。

导电性金属氮化物的超薄层1022(例如1-2nm)可以形成于电荷阻挡层112上，且包含氮化钽(TaN)、氮化钛(TiN)或某一其它金属氮化物材料。此层1022充当对不需要的杂质及掺杂剂的适合钝化层及扩散势垒。本发明存储器单元的适当操作不需要钝化层1022。

栅极1023形成于钝化层1022或电荷阻挡层1021上。栅极1023可以包含多晶硅或某一其它材料。

视所选材料而定，图10中图解说明的整个存储器单元堆叠可以具有4-5nm范围内的有效氧化物厚度。此图解说明提供在与图2所示装置比较时可以1/3的减少电压等级(因数为3)来编程的存储器单元。

图11图解说明用于图9所示共振隧道势垒晶体管实施例的电子带能级图。此图示显示隧道势垒1100相对于捕捉层1120、电荷阻挡层1121、及控制栅1123的所需能级。隧道势垒1100进一步包含三个层1110-1112。

共振隧道势垒状态被图解说明为v₁及v₂。标准Fowler-Nordheim隧穿状态被图解说明为v₃。此图示显示减少能量及因此隧穿通过共振隧道势垒所必需的减少的编程电压。

图12图解说明用于图10所示共振隧道势垒晶体管实施例的电子带能级图。此图示显示隧道势垒1200相对于捕捉层1220、电荷阻挡层1221、及控制栅1223的所需能级。隧道势垒1200进一步包含三个层1210-1212。

共振隧道势垒状态被图解说明为v₁及v₂。标准Fowler-Nordheim隧穿状态被图解说明为v₃。此图示显示能级的进一步降低，及因此隧穿通过这种装置的共振隧道势垒所必需的足量减少的编程电压。

图13图解说明本发明一个实施例的存储器装置1300及存储器系统1320的功能性框图。所述系统具有处理器1310或其它控制电路，以产生耦合到存储器装置1300的存储器信号。存储器装置1300已经简化以聚焦到有助于理解本发明的存储器特征上。

所述存储器装置包含如先前参照图1所述的非易失性存储器单元1330的阵列。所述存储器单元可以是快闪单元或某一其它非易失性存储器技术。存储器阵列1530被排列成分别沿字线及位线的行及列堆。所述阵列可以形成于NAND构架中、NOR构架中、或某一其它阵列构架中。

将地址缓冲器电路1340提供给提供于地址输入连接A0-Ax 1342上的锁存地址信号。地址信号由行解码器1344及列解码器1346接收及解码以存取存储器阵列1330。所属技术领域的技术人员将了解，根据本文说明的利益，地址输入连接的数量取决于存储器阵列1330的密度及构架。也就是说，地址的数量随增加的存储器单元计数和增加的堆及块计数而增加。

存储器装置1300通过使用感测/锁存电路1350感测存储器阵列各列中的电压或电流变化来读取存储器阵列1330中的数据。在一个实施例中，感测/锁存电路经耦合以读取及锁存来自存储器阵列1330的一行数据。包含数据输入及输出缓冲器电路1360以用于通过多个数据连接1362与控制器1310进行双向数据通信。提供写入电路1355以将数据写入存储器阵列中。

控制电路1370将来自处理器1310的提供于控制连接1372上的信号解码。这些信号用于控制存储器阵列1330上的操作，包含数据读取、数据写入及擦除操作。控制电路1370可以是状态机、定序器或某一其它类型的控制器。

图13中图解说明的非易失性存储器装置已被简化以有助于基本理解存储器的特征。所属技术领域的技术人员已知快闪存储器的内部电路和功能的更详细的理解。

图14是涵盖如先前所述存储器单元实施例的存储器模块1400的图解说明。尽管存储器模块1400被图解说明为存储卡，但参照存储器模块1400来论述的概念可适用于其它类型的可移式或便携式存储器，例如USB快闪驱动器。另外，尽管一个实例性形状因数已描述于图14中，但这些概念也可适用于其它形状因数。

存储器模块1400包含外壳1405，以封闭本发明的一个或一个以上存储器装置1410。外壳1405包含一个或一个以上用于与主装置通信的触点1415。主装置的实例包含数字相机。数字记录及回放装置、PDA、个人计算机、存储卡读取器、接口集线器及类似装置。对于某些实施例，触点1415为标准化接口形式。例如，对于USB快闪驱动器，触点1415可以是USB类型A插入式连接器的形式。对于某些实施例，触点1415是半专有接口形式，例如可见于由SANDISK公司许可的COMPACTFLASH存储卡、由SONY公司许可的MEMORY STICK存储卡、由TOSHIBA公司许可的SD SECURE DIGITAL存储卡及类似存储卡上。然而，一般来说，触点1415提供用于在存储器模块1400与具有用于触点1415的兼容性接收器的主机之间传送控制、地址及/或数据信号的接口。

存储器模块1400可以视需要包含额外电路1420。对于某些实施例，额外电路1420可以包含存储器控制器，其用于控制跨越多个存储器装置1410的存取及/或用于在外部主机与存储器装置1410之间提供转变层。例如，在触点1415的数量与和一个或一个以上存储器装置1410的I/O连接的数量之间可能不存在一一对应。因此，存储器控制器可以选择性地耦合存储器装置1410的I/O连接(图14中未显示)以在适合时间在适合的I/O连接处接收适合信号，或在适合时间在适合触点1415处提供适合信号。同样，主机与存储器模块1400之间的通信协议可能不同于存取存储器装置1410所需要的通信协议。存储器控制器因此可以将从主机接收的命令序列转变成适合的命令序列，以实现对存储器装置1410的所需存取。这种转变除命令序列外还可以进一步包含信号电压等级的变化。

额外电路1420可以进一步包含与控制存储器装置1410无关的功能。额外电路1420可以包含用以约束对存储器模块1400的读取或写入存取的电路，例如密码保护、生物测定或诸如此类。额外电路1420可以包含用以指示存储器模块1400的状态的电路。例如，额外电路1420可以包含用以确定将哪一功率施加到存储器模块1400及存储器模块1400当前是否正被存取、及显示其状态的指示的功能，例如在施加功率时的固体光和在存取时的闪光。额外电路1420可以进一步包含无源装置，例如去耦电容以帮助调节存储器模块1400内的功率需求。

总结

总的来说，本发明的存储器单元利用共振隧道势垒来提供更紧密的阈值电压等级和更大的电压可缩放性。高介电常数材料用于绝缘器堆叠、电荷阻挡层、及电荷捕捉层中，以减少单元的操作电压。更深及更有效的捕捉层材料类似地降低所需要的编程电压。通过利用高k材料特性，与典型的现有技术SONOS型及典型的现有技术共振隧道势垒结构相比，创建具有较低操作电压及增强的耐久性的增强型存储器单元。

尽管本文已图解说明及描述具体实施例，但所属技术领域的技术人员将了解，经计算以实现相同目的的任何布置可替代用于所显示的指定实施例。本发明的许多修改将对所属技术领域的技术人员显而易见。因此，此应用打算涵盖本发明的任何修改或变化形式。明确期望本发明仅由以下权利要求书及其等效物限定。