三维立体结构相变存储器芯片的电路设计准则及实现方法

摘要

本发明针对三维立体结构相变存储器芯片的电路设计准则及实现方法。为了最大限度的利用存储器面积，本发明要求存储阵列布满整个存储芯片。提出的电路结构是针对存储阵列布满整个存储芯片这一特点的优化方案。存储阵列能够布满整个存储芯片是本发明最大的优势之处。为了实现上述优势，本发明首先对存储阵列下的外围电路作一合理分割，其次对分割后的外围电路相互控制问题提出一套解决方案，最后基于上述两点提出了外围电路的拼接方案。以此在电路设计层面彻底实现三维立体结构相变存储芯片。

说明书

技术领域

本发明针对三维立体结构相变存储芯片的整体电路设计准则及实现方法，涉及大规模集成电路领域。

背景技术

硫系化合物随机存储器(Chalcogenide-Random Access Memory，简称C-RAM)是基于S.R.Ovshinsky在20世纪60年代末70年代初(Phys.Rev.Lett.，21，1450～1453，1968)；(Appl.Phys.Lett.，18，254～257，1971)提出的硫系化合物薄膜可以应用于相变存储介质的构想基础上发展而来的。2001年intel公司首次报道4MB的C-RAM，2006年底Samsung公司已经报道了512MB C-RAM。目前主流的非挥发性存储器主要是闪存。但是按照摩尔定律，现有的存储单元设计在45nm制程以下时，很难继续保持其非易失性的特性。相变存储器由于在写入新数据时无须进行擦去原数据的处理，其数据写入速度可达到传统闪存的几十至几百倍，而功耗却不到闪存的一半，尺寸也比闪存小很多；并且相变存储器的耐用性极佳，使用寿命远长于传统闪存。基于这些因素，业界普遍认为在45nm以下，相变存储器将会代替闪存(flash)成为主流的非挥发性存储器(no-volatile memory，简称NVM)。目前国际上已有Ovonyx、Intel、Samsung、STMicroelectronics、Infineon、Elpida、Philips和IBM等公司在开展C-RAM存储器的研究，基本都处在技术完善和可制造性方面的研发工作。

随着相变存储器存储器容量的不断加大，存储单元的不断减小，其外围电路也日趋复杂，所占面积也不断增加。如图1所示，存储阵列与外围电路制作于同一块硅片上。存储芯片整体的面积将有一大部分耗费在外围电路上。这不仅不利于高密度高容量相变存储器的制备，更对外围电路的设计提出了面积上的更为苛刻的要求。在面积上苛刻的要求必然导致电路设计者们放弃速度、功耗等方面的性能以换取面积，从而不利于芯片设计低压低功耗，高速高密度的实现。如何在保持性能的前提下降低相变存储器外围电路面积已经成为一个恒久性的课题。

利用特殊的芯片制备工艺，如键合等手段，可以制作成三维立体结构相变存储芯片，将外围电路“埋藏”在存储阵列下面(已另案申请)，如图2b所示。这样就使得外围电路的面积不会影响到整体芯片的面积。采用三维立体结构相变存储芯片制备手段，可以提高存储芯片面积的利用率。

由于外围电路“埋藏”在相变存储阵列之下，其电路设计，布局方式，布线手段都会与传统的外围电路设计方式不同。为了能使三维立体结构相变存储芯片得到最优化的性能，本发明试图提出一套全新的设计思路。本发明的目的即在于此。

发明内容

本发明的目的在于提供一种针对三维立体结构的相变存储器芯片的整体设计准则及其相应的实施方法。为了最大限度的利用存储器的面积，存储阵列布满整个存储芯片。所以，本发明提出的电路结构是针对存储阵列布满整个存储芯片这一特点的优化方案。外围电路埋藏于存储阵列下面，存储阵列能够布满整个存储芯片是本发明最大的优势之处。

为了实现上述优势，本发明首先对存储阵列下的外围电路作一合理分割，其次对分割后的外围电路相互控制问题提出一套解决方案，最后基于上述两点提出了外围电路的拼接方案。以此在电路设计层面彻底实现存储阵列布满整个存储芯片的三维立体结构相变存储芯片。

本发明的第一个内容是整个存储阵列下的外围电路作一个合理分割。这个分割方式是根据功能将存储阵列划分为一般存储块和功能性存储块，同时根据存储块布局位置又可分为角存储块、边存储块、中间存储块等。下面详细阐述这一分割方式：

欲将存储阵列布满整个存储芯片，除了将与存储阵列有直接联系的译码器、驱动电路、灵敏放大器“埋藏”在存储阵列之下外，还要将与存储阵列有间接关系的外围控制电路也埋藏到存储阵列之下。由于外围控制电路也“埋藏”在部分存储阵列下面，那么这些“埋藏”了外围控制电路的存储块必定与那些没有“埋藏”外围控制电路的存储块不同。为了体现从低至上(bottom-up)的设计思想，对于存储阵列的分割除考虑功耗、速度的影响外，还必须考虑功能性因素，在本发明中功能性因素是应当首先考虑的。

例如，存储块“下”的外围电路仅对本存储块操作，称之为一般存储块；另一部分存储块“下”的外围电路除对本存储块有操作作用外还对整体存储芯片或对其他存储块有作用，称之为功能性存储块。功能性存储块由于其特殊性面积有可能较大，此时，字线翻转速度和电压降问题可通过字线电平恢复器件解决。所谓的字线电平恢复器件即是指通过MOS管或其它电路结构拉高或拉低字线电平。功能性存储块可以是一个存储块具有多个功能或者是一个功能由多个功能性存储块共同完成。对于存储块由于其位于存储芯片的位置不一样：也可分为角存储块、边存储块、中间存储块等。角存储块表示位于芯片顶角的存储块，这类存储块的特点是它与周边存储块的联系只能通过存储快的两条相互垂直的边。边存储块表示位于芯片边缘的非角存储块的存储块，这类存储块的特点是它与周边存储块的联系可通过存储块的三条边。中间存储块是指除角存储块和边存储块以外的其它存储块，这类存储块的特点是它与周边存储块的联系可通过存储块的四条边。每种存储块的总线接口位置，布局位置等根据其位于芯片的位置不同而有差别。

本发明的第二个内容是利用总线技术解决外围电路分割后的相互控制问题，即存储块与存储块之间依靠固定的总线模式通信，协同工作，实现整体功能。下面详细阐述之：

由于外围电路“埋藏”在存储阵列下面，那么外围电路对各个存储块的控制将会变得十分复杂。传统的由外围控制电路统一发出控制信号控制各个存储块的操作方式在这里将不再行得通。因此，本发明提出利用总线技术实现存储块与存储块之间的通信，即不是用一个单独的外围电路控制模块将控制信号发送给每个存储块，而是通过多个功能性存储块协同工作，将各自产生的控制信号加载到总线上。总线经过每一个存储块，每个存储块根据自己的需要将总线的数据有选择的加载到本地模块中，或者将本地模块的数据加载到总线上。每个存储块都有自己的逻辑控制模块，所有逻辑控制模块利用总线协同工作。存储块与存储块之间的通信依据固定的模式(或称为协议)，该模式(或称为协议)可根据存储器不同的性能要求作相应的调整。通常的，功能性存储块产生控制信号，一般存储块接受控制信号。

本发明的第三个内容是外围电路的拼接方案。这个方案是最终拼接存储块仅仅需要对齐存储块总线位置，而不需增加额外的逻辑控制电路。下面详细阐述之：

根据功能划分存储器和利用总线技术使存储块之间通信从而实现整个存储芯片的协同工作。利用上述两个技术，存储块的最终拼接仅仅需要对齐对应总线接口，而不需额外的外围电路。所有外围电路都已“埋藏”在存储阵列之下，而存储块的协同工作仅仅通过总线实现，不会再有额外的外围控制电路。这样就实现了本发明的最重要优势——存储阵列布满整个存储芯片。

利用本发明的构想，大容量相变存储器的设计将会与传统方式不同。设计人员首先设计每个存储块，并对每个存储块根据设计要求进行一系列的优化，完成以后，形成类似于IP核的存储块。在进行整体设计时，设计人员从大量的存储块中挑选出符合自己设计性能要求的存储块，并进行拼接。拼接的过程仅仅需要对齐对应总线的位置，不需进行额外的外围电路设计和额外的布线。整体设计的全过程可由EDA软件自动完成，这样加速了存储器设计周期，增强了产品竞争力。

附图说明

图1传统存储器基本布局；

图2a相变存储器4×4阵列模式；

图2b三维1R1D结构立体视图；

图3采用三维布局方式的相变存储器芯片布局；

图4a总线信号示意图；

图4b存储块之间通信方式；

图5本发明提供的一般存储块电路结构示意图；

图6本发明提供的一般存储块电路结构流程图

图7驱动电路和读出灵敏放大器原理图

图8功能性存储块示意图

图9字线电平恢复器件

具体实施方式

为进一步阐明本发明的实质性特点和显著的进步，下面通过实施例描述本发明：

图2a为相变存储器1R1D(一个二极管D连接一个相变存储单元R)4×4阵列的模式。应当认识，本发明不局限于此。图中100为相变存储单元，101为选通二极管。不对100进行读写操作时，位线BL1与字线WL1保持一个能确保使选通二极管101处于关断的电位。举例来说，可以是WL1为逻辑“1”，而BL1为逻辑“0”；或者是BL1为悬空状态；或者是BL1为一个中间电平值。当要对100进行读写操作时，WL1降低为逻辑“0”，BL1输入电流或者给定某一个电压值，使得101打开，确保相变存储单元流过一定的电流值。当一个幅值较大(一般大于600uA)脉宽较短(一般小于70ns)的电流信号通过相变存储单元时，相变存储单元会受热熔融，此时，一旦电流信号迅速撤走时，相变单元急速冷却，呈现出非晶态，在电学上反映为阻值极高(一般在兆欧级别)，所对应的操作，称之为复位(RESET)，对应电流信号称为RESET电流。当一个幅值低于RESET电流而高于某一固定阀值并且脉宽较长(一般为200ns以上)的电流信号通过相变单元时，相变单元晶核成长，最终形成多晶态，在电学上反映为阻值较低(一般为千欧级别)，所对应的操作，称之为置位(SET)，对应电流信号称为SET电流。相变存储器的读(READ)操作是通过发送一个幅值极低的电流信号，然后读取相变存储单元两端电压，通过与一个参考电压比较，确定相变存储单元的状态。应当注意的是图中选通二极管101的偏置方式可以与图中所示相反。

图2b示出了本发明的三维立体结构1R1D存储阵列立体视图。电流信号由底层外围电路发出，通过位线通孔向“上”流至位线，再由位线向“下”传送至相变存储单元，经过选通二极管101至字线，最后回到底层外围电路，从而形成一个电流回路。

一般的存储器的外部引脚为地址引脚、输入输出数据引脚、写使能引脚、读使能引脚、片选引脚及电源引脚等。复杂的大规模存储器将会有更为复杂的外部引脚设置，但基本思想还是基于所述的一般存储器。所以，本发明以此为例阐述发明思想，但应当认识，本发明不局限于此。

图3示出了一个采用三维布局方式的相变存储器芯片布局。001为一般存储块，002为功能性存储块。120为一般存储块“下”层外围电路，包括列选通器121，行译码器122，驱动电路和读出灵敏放大电路123，逻辑控制和列译码器124，字线电平恢复器件125。130为功能性存储块“下”层外围电路，除一般存储块具有的电路结构外，还多了功能模块131。功能模块131包括偏置电路，逻辑控制电路等。这些电路结构可以放在一个功能性存储块中，也可以由多个功能性存储块分别执行。总线126负责存储块与存储块之间的通信，包括了地址信号，存储块使能信号，输入输出数据总线，写使能，读使能，以及偏置电流，参考电压等模拟信号。位于芯片四个角的存储块称为角存储块，其总线布线位置为垂直两条矩形边；位于芯片边缘的存储块称为边存储块，其总线布线位置为三条矩形边；位于芯片中间的存储块称为中间存储块，其总线布置在矩形的每条边上。

下面重点阐述存储块之间通信方式。如图4a所示。总线传输地址信号、输入输出数据信号、片选信号、写使能、读使能、偏置电流、参考电压和全局控制信号。地址信号定位存储块器中的一个操作字节。写使能和读使能信号确定选通的存储块进行的操作。偏置电流为存储块脉冲发生器提供偏置电流，参考电压为读出比较用的电压信号。全局控制信号使所有存储块能够在全局统一的时钟步调下协同工作，防止出现冒险竞争现象。

图4b示出了存储块之间通信的执行方式。外部引脚将片选信号、地址信号、输入输出数据信号、写使能、读使能加载到总线上。每个存储块再将自身工作状态以一定的编码形式加载到全局控制信号上。功能性存储块将偏置电流，参考电压加载到总线上。总线经过每个存储块。存储块根据地址信号的头几位和全局控制信号判断本存储块是否要进行读写操作。以图3存储芯片为例，共有9个存储块，需要有4位地址信号进行选择。地址信号的头四位作为选择信号。假设左上角的存储块在地址信号头四位为1101时要被操作的。那么一旦地址信号出现这四位信号，存储块的逻辑控制部分立刻做出反应，从总线上下载偏置电流和参考电压，并且打开驱动电路和灵敏放大器，此时如果全局控制信号上没有其他存储块发出的操作信号，存储块便开始读写操作，同时发送给全局控制信号一个操作信号，表明本存储块正出于工作状态；如果有其他存储块发出的操作信号，那么需要等待其他存储块完成操作后，本存储块才能进行操作。一个读写周期完成后，存储块发送一个结束信号给全局控制信号，表明本存储块操作已完成。一个存储块进行读写操作时，存储块从总线上下载地址信号、写使能、读使能、输入输出数据信号。如写使能信号有效，则数据总线加载输入数据，驱动电路根据输入数据发送RESET/SET电流信号，对相变存储单元进行写操作；如读使能信号有效，则数据总线传送输出数据，驱动电路发送READ电流信号，读出灵敏放大器将读出的全摆幅信号加载到数据总线上。如果一个存储块不要进行读写操作，则本地逻辑控制电路始终产生一个turn off信号保持字线高电平，并且关断驱动电路灵敏发大器等，维持较低的功耗；同时给全局控制信号发送一个终止操作信号。对于功能性存储块，除了进行读写操作，还要执行其他的功能，这些功能块打开与否是根据总线上的片选信号决定。

图5示出了本发明所述的一般存储块001的示意图。如图所示，110为相变存储阵列。BLn、BLn+1、WLn、WLn+1分别为第n条位线、第n+1条位线、第n条字线、第n+1条字线。字线从存储阵列内部引出，同一条字线可以不止引出一条互连线到外围电路。位线从存储阵列两边引出，分别连接至下层外围电路。120为底层外围电路，采用标准CMOS工艺流片。121为列选通器，可以是单个NMOS(或PMOS)晶体管，亦可以是一个NMOS与一个PMOS的并联结构。122为行译码器。123为驱动电路和读出灵敏放大电路。以并行输入输出8位数据为例，此处放置8个结构相同的驱动电路和读出灵敏放大电路。124为逻辑控制部分以及列译码器和块译码器。125为字线电平恢复器件，用于恢复字线电平。126为总线，用于完成存储块之间的通信。

如图6所示，总线126将地址信号，输入数据及各类逻辑控制信号发送至122和124。如果片选信号有效且读使能有效，那么123发送一个读脉冲信号，灵敏放大器得到数据后加载输出数据到总线，总线负责把输出数据传送至I/O口；如果片选信号有效且写使能有效，那么123根据输入数据发送写脉冲信号：如输入数据为“0”，则发送SET脉冲，为“1”，则发送RESET脉冲，或采用相反方式；如果片选信号无效，则关断123，并保持所有字线为高电平，以减小功耗。对应于相变存储器而言，SET脉冲为一脉高较低脉宽较长的脉冲信号，RESET脉冲为一脉高较高脉宽较短的脉冲信号，READ脉冲为一低于相变阀值电压的脉冲信号。

对于123一种可能的结构如图7所示，RESET、SET、READ为脉冲信号，MP1，MP2，MP3为宽长比各不相同的MOS管，用于传送脉高不同的电流信号。选通门TG1，TG2，TG3用于选择RESET，SET，READ脉冲。DL连接至列选通器的一端，可直接操作相变存储单元。MN0，MN1，MN2，MP4，MP5构成了一个灵敏放大器。当READ信号有效时，一个低于相变阀指电压的电流脉冲信号被加载到相变存储单元上，由于相变单元电阻特性的不同(“高阻”代表1“，低阻代表“0”，或相反方式)，灵敏放大器将相变存储单元两端的电压与参考电压项比较，读出存储数据。MN0可完全关断该灵敏放大器，在存储块没有被选中时，可减小功耗。图中turn off信号表示了是否选中该存储模块。

逻辑控制模块及列译码器和块译码器124主要作用是将总线上的地址信号和全局控制信号转化为turn off信号以关断或打开存储块，同时对地址信号进行译码选通操作位线，并且提供RESET，SET，READ脉冲信号。

对于功能性存储块002，如图8所示，除了具有一般存储块001所有的电路模块外，还有对芯片起全局控制的功能模块131。在相变存储芯片中，这些功能模块包括有块译码器、能隙基准源、偏置电流源、时序逻辑控制电路等。这些功能模块将会分布于一个或多个功能性存储块之中。由于功能性存储块具有的外围电路将会比一般存储块复杂，其外围电路的布局也会更加紧凑，面积有可能也会加大。相应地，存储阵列的字线可能会比较长。对应于较长的字线，为了解决翻转速率的问题，采用字线电平恢复器件，加速字线的翻转。如图9所示，对于较长的字线WLn，在离行译码器122一定距离的地方插入字线电平恢复器件125。125可以是一个NMOS管，或PMOS管，或其他电路结构，目的是能够加速字线的翻转。