一种改进的栅源跟随采样开关设计方法及其开关电路

摘要

一种改进的栅源跟随采样开关设计方法，通过减少常规栅源跟随开关中栅压导通开关在采样相时充电环路上的MOS管，降低了环路上的寄生电容，从而减少了分配到寄生电容上的电荷，提高了采样开关管的栅源提升电压，减小MOS开关的导通电阻。按所述方法设计的开关电路，设有时钟倍乘电路、栅压导通开关和采样开关，其特征在于，用一个电容代替栅压导通开关电路中的一个NMOS管，并在栅压导通开关电路中增加了一个PMOS管。

说明书

技术领域

本发明涉及利用栅源跟随技术的采样开关，特别是用于采样保持电路的一种改进的栅源跟随采样开关设计方法及其开关电路，属于开关电容电路设计的技术领域。

背景技术

在采样保持电路中，采样开关(采用MOS管)的性能决定了信号的采样精度和输入带宽。MOS管开关导通时的导通电阻与其栅源电压有关，当输入信号变化时，栅源电压随之变化，导通电阻的不稳定会引起信号的非线性失真。为了克服MOS开关导通电阻的非线性，常常采用栅源跟随技术(Bootstrap)结构。但在图1常规栅源跟随技术开关中，当存储在电容C3上的电荷对G点充电时，有一部分电荷将分配到该路径的寄生电容上，降低了开关MN8的栅源提升电压。提高C3的容值，可以提高采样开关MN8的栅端和源端的电压，但是更大的C3也加大了采样保持器模拟输入的视在电容，减小了采样保持器的输入带宽。

发明内容

本发明的目的在于解决上述现有技术中存在的问题，提出了一种改进的栅源跟随采样开关设计方法及其开关电路，可有效降低采样开关管栅极的寄生电容，从而提高采样开关管的栅源提升电压。

为解决上述技术问题，本发明是通过以下技术方案实现的：一种改进的栅源跟随采样开关设计方法，其特征在于，通过减少常规栅源跟随开关中栅压导通开关在采样相时充电环路上的MOS管，降低了环路上的寄生电容，从而减少了分配到寄生电容上的电荷，提高了采样开关管的栅源提升电压，减小MOS开关的导通电阻。

按上述方法设计的开关电路，设有

(1)含两个NMOS管和两个电容构成的时钟倍乘电路：两个相同的NMOS管组成的交叉耦合对管的漏极接电源电压，源极分别接一个电容的上极板，两个电容的下极板分别接两相非交叠时钟，该两相非交叠时钟由时钟信号及其经导相器输出的信号构成，上述两个电容之一的下极板接时钟信号，此电容的上极板为时钟倍乘电路的输出端；另一个电容的下极板接导相器输出端；

(2)含七个NMOS管、两个PMOS管和一个电容构成的栅压导通开关：七个NMOS管、两个PMOS管分别按逆时针方向排序，第一个NMOS管的栅极接时钟倍乘电路的输出信号，第一个NMOS管漏极接电源电压，源极接电容的上极板，电容的下极板接第二个NMOS管的漏极，其栅极接时钟信号，源极接地；电容的上极板还接第一个PMOS管的源极，其栅极同时接第二个PMOS管、第三个NMOS管及第四个NMOS管漏极，第一个PMOS管的衬底与源极相连，第二个PMOS管和第三个NMOS管栅极接导相器的输出端，第二个PMOS管源极接电源电压，电容的下极板同时接第三个NMOS管、第四个NMOS管的源极以及第五个NMOS管的漏极，第一个PMOS管的漏极与第四个NMOS管、第五个NMOS管的栅极相连，第五个NMOS管的源极接采样输入信号，第一个PMOS管的漏极与第七个NMOS管的漏极相连，第七个NMOS管的栅极接电源电压，源极接第六个NMOS管的漏极，第六个NMOS管的栅极接时钟信号，源极接地；

(3)由一个NMOS管构成的栅源跟随采样开关，其栅极接栅压导通开关中第五个NMOS管的栅极，源极与栅压导通开关中第五个NMOS管的源极连接，为栅源跟随采样开关的输入，漏极为栅源跟随采样开关的输出；

其特征在于，其特征在于，用一个不大于1pF电容替代栅压导通开关电路中的第三个NMOS管，该电容上极板接第二个PMOS管漏极，下极板接时钟信号；在栅压导通开关电路中增加一个PMOS管，其栅极接时钟信号，源极接电源电压，漏极接第七个NMOS管的源极。

本发明的优点及有益效果：本发明通过减少常规栅源跟随技术(Bootstrap)开关中栅压导通开关在采样相时充电环路上的MOS管，降低了环路上的寄生电容，从而减少了分配到寄生电容上的电荷，有效地提高了采样开关管的栅源提升电压，减小MOS开关的导通电阻。

附图说明

图1是常规的栅源跟随技术开关电路。

图2是本发明的栅源跟随技术开关电路。

图3是常规Bootstrap开关栅压仿真结果。

图4是本发明Bootstrap开关栅压仿真结果。

图5是本发明Bootstrap开关的输出频谱。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

图1为常规的栅源跟随技术(Bootstrap)开关电路，包括时钟倍乘电路、栅压导通开关和栅源跟随采样开关三部分电路。其中，时钟信号CLKN和CLK为两相非交叠时钟，MN8为采样开关。导相器INV、两个相同的NMOS管MN1、MN2以及C1和C2组成时钟倍乘电路，它保证了在保持相MN3(此管定义为如前所述的栅压导通开关电路中第一个NMOS管)，对C3充电。在保持相时，CLKN为低电平、CLK为高电平，MN8的栅电压通过MN6、MN7放电，其与地相连，采样开关MN8断开。同时，MN3和MN9导通，电容C3被充电到VDD为止。采样相时，这个电容将作为电源加到采样开关MN8的栅源，保证采样时导通电阻近似不变。在采样相时，在采样相时，CLKN为高电平、CLK为低电平，MP1(此管定义为如前所述的栅压导通开关电路中第二个PMOS管)关断，MN10导通，此时存储在C3上的电压被加到MN8的栅极，MN5和MN8同时导通，使得采样开关MN8的栅电压跟随源极，保持栅源电压差为一定值，而与输入信号无关。然而由于采样相时，MN6与MN10导通，增加了的MN5栅极和漏极上的寄生电容分配到更多的C3对MN8栅极充电时的电荷，限制了MN8的栅源提升电压。

图2为本发明的栅源跟随技术(Bootstrap)开关电路，与图1相比，用电容101替代了MN10，在MN6和MN7之间增加了一个PMOS管102。其中，时钟信号CLKN和CLK为两相非交叠时钟，NMOS管MN8为采样开关。导相器INV、NMOS管MN1、MN2、电容C1和C2组成时钟倍乘电路，它保证了在保持相NMOS管MN3对C3充电。在保持相时，CLKN为低电平、CLK为高电平，采样开关管MN8的栅电压通过NMOS管MN6、MN7放电，与地相连，采样开关MN8断开。同时，NMOS管MN3和MN9导通，电容C3被充电到VDD为止。采样相时，这个电容将作为电源加到采样开关MN8的栅源，保证采样时采样开关MN8的导通电阻近似不变。在采样相时，CLKN为高电平、CLK为低电平，PMOS管MP1关断，电容101两端为低电平，此时存储在C3上的电压被加到采样开关管MN8的栅极，NMOS管MN5和采样开关MN8同时导通，使得采样开关MN8的栅电压跟随源极，保持栅源电压差为一定值，而与输入信号无关。用电容101代替常规电路中的MN10管，减少了采样相时NMOS管MN5漏端的寄生电容。PMOS管102的加入是为了在采样相关断NMOS管MN7，这样可以减小NMOS管MN5栅极的寄生电容。从而采样开关管MN8可以获得更高的栅源提升电压。

图3为常规Bootstrap开关栅压仿真结果，图4为本发明的Bootstrap开关栅压仿真结果，可以看出在电源电压3.3V的情况下，本发明的Bootstrap开关栅压比常规结构提高了0.3V，栅源提升电压更接近电源电压VDD。

图5为本发明Bootstrap开关的输出频谱。采样时钟频率为80MHz，输入共模为1.65V，摆幅为1V的正弦信号(V_PP＝1V)，频率为38.9453MHz，做2048个点的FFT，在三次谐波处(36.8MHz)出现谐波杂散，无杂散动态范围(SFDR)为97dB。

本发明的栅源跟随技术(Bootstrap)开关电路的制作工作，可以通过现有技术的CMOS工艺实现。