具有圆形形状的纳米线晶体管沟道的半导体器件及其制造方法

摘要

提供一种具有圆形形状的纳米线沟道的场效应晶体管(FET)及制造该FET的方法。根据该方法，在半导体衬底上形成源区和漏区。在该源区和漏区之间耦合多个初步沟道区。该初步沟道区被刻蚀，以及该刻蚀的初步沟道区被退火，以形成FET沟道区，该FET沟道区具有基本上圆形的截面形状。

说明书

相关申请

本申请依据2005年3月24日在韩国知识产权局申请的韩国专利申请号2005-0024543的优先权，在此将其内容全部引入作为参考。

技术领域

本发明涉及半导体衬底上的场效应晶体管(FET)及其制造方法，更具体，涉及具有圆形形状的，即，圆形的纳米线沟道的FET及其制造方法。

背景技术

随着半导体器件的应用扩大，越来越需要高度地集成的和/或高速的半导体器件。随着半导体器件的集成度增加，设计规则变得更小。由于减小的设计规则，场效应晶体管(FET)的沟道长度和沟道宽度相应地减小。沟道长度的减小可能导致短沟道效应。沟道宽度的减小可能导致窄沟道效应。短沟道效应可能显著地影响沟道区上的源/漏区中的电势。窄沟道效应通常可能增加阈值电压。但是，就使用STI(浅沟槽隔离)的器件而言，沟道宽度太窄可能减小阈值电压。这被称为反向窄宽度效应。为了防止短沟道效应和/或狭窄沟道效应的产生，已提出了具有新结构的各种FET。

最近，在半导体领域中，特别在纳米尺寸技术的领域中，尽力增加晶体管的驱动电流和减小短沟道效应。通常，致力于使用几种方法来获得这些结果。这些努力的例子包括凹陷的沟道阵列晶体管(RCAT)、鳍型FET(FinFET)和全栅环绕晶体管(GAT)技术。

这些常规器件的每一种以及制造这些器件的相应方法具有多个缺点。例如，该常规器件执行快速操作的能力受到限制。而且，由于制造限制，例如，相对于在干法刻蚀过程中可以获得的刻蚀深度，这些常规器件中的分开沟道层的数目受到限制。

发明内容

因此，本发明涉及一种具有一个或多个纳米线沟道的FET及其制造方法，该FET基本上克服由于现有技术的限制和缺点所引起的一个或多个缺点。

根据第一方面，本发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在半导体衬底上形成源区和漏区。形成在源区和漏区之间耦合的多个初步(preliminary)沟道区。刻蚀该初步沟道区，以及退火该刻蚀的初步沟道区，以形成FET沟道区，该FET沟道区具有基本上圆形的截面形状。

在一个实施例中，该初步沟道区具有基本上矩形的截面形状。在一个实施例中，该初步沟道区的截面中具有拐角。

在一个实施例，该刻蚀在包含HCl和H2的一种或两种的气氛中执行。在一个实施例中，HCl的流速与H₂的流速的比率为3∶7至1∶1。在一个特定的实施例中，HCl与H₂的流速比率是3∶5。

在一个实施例中，该刻蚀在600至900℃的温度下执行。该刻蚀可以执行1至120秒的时间。该刻蚀可以在10至100Torr的气压下进行。

在一个实施例中，该退火在包含H₂的气氛中进行。该退火可以用以1至500sccm的流速引入的H₂来执行。该退火可以在600到900℃的温度下执行，更具体，在810℃的温度下执行。该退火可以执行10到800秒的时间，更具体，执行500秒。

在一个实施例中，该方法还包括，在形成该初步沟道区以后，清洗该结构，以从该结构中去除氧化物。该清洗可以在包含H₂、Ar和He的至少一种的气氛中执行。该清洗可以在600到900℃的温度下执行。该清洗可以在1至500sccm的气体流速下执行。该清洗可以执行1至5分钟的时间。该清洗可以在0.1至10Torr的气压下执行。在一个实施例中，形成多个初步沟道区包括形成沟道层和形成垂直地邻接于该沟道层的牺牲层。在一个实施例中，该沟道层和该牺牲层被外延地形成。在一个实施例中，该沟道层是硅层。在一个实施例中，该牺牲层是SiGe层。

在一个实施例中，形成多个初步沟道区还包括，修整沟道层为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，至少一个初步沟道区的前表面相对于源区和漏区的前表面偏移。该修整可以包括刻蚀沟道层。刻蚀该沟道层可以包括化学干法刻蚀。

在一个实施例中，形成多个初步沟道区还包括，在沟道层和牺牲层上形成掩模层，该掩模层限定将FET沟道区分开的区域。在一个实施例中，形成多个初步沟道区包括形成多个垂直地邻接于沟道层的牺牲层。该牺牲层可以包括SiGe。上牺牲层可以具有比下牺牲层更低的锗浓度。

在一个实施例中，该方法还包括在刻蚀该初步沟道区和退火该刻蚀的初步沟道区之间净化处理室。

在一个实施例中，刻蚀和退火步骤被执行至少两次。在一个实施例中，该方法还包括在先的刻蚀步骤和下一个退火步骤之间的净化步骤。

在一个实施例中，该方法还包括在FET沟道区上形成栅介质层。

在一个实施例中，该方法还包括形成围绕FET沟道区的栅极，该栅极可以包括多晶硅，也包括金属。

根据另一方面，本发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在衬底上交替地层叠至少一个沟道层和至少一个牺牲层。在耦合到交替地层叠的至少一个沟道层和至少一个牺牲层的衬底上形成源区和漏区。该交替地层叠的至少一个沟道层和至少一个牺牲层被构图，以形成在源区和漏区之间耦合的多个初步沟道区。至少一个牺牲层的剩余部分被除去。该初步沟道区被刻蚀，该刻蚀的初步沟道区被退火，以形成FET沟道区，该FET沟道区具有基本上圆形的截面形状。

在一个实施例中，该初步沟道区具有基本上矩形的截面形状。在一个实施例中，该初步沟道区的截面中具有拐角。

在一个实施例中，至少一个沟道层和至少一个牺牲层被外延地形成。

在一个实施例中，该至少一个沟道层是硅层。在一个实施例中，该至少一个牺牲层是SiGe层。

在一个实施例中，形成多个初步沟道区还包括，将该至少一个沟道层修整为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，该至少一个初步沟道区的前表面相对于源区和漏区的前表面偏移。在一个实施例中，该修整包括刻蚀该至少一个沟道层。该刻蚀至少一个沟道层可以包括化学干法刻蚀。

在一个实施例中，形成多个初步沟道区还包括在该至少一个沟道层和该至少一个牺牲层上形成掩模层，该掩模层限定将FET沟道区分开的区域。

在一个实施例中，形成多个初步沟道区包括形成垂直地邻接于沟道层的多个牺牲层。该牺牲层可以包括SiGe。在一个实施例中，上牺牲层具有比下牺牲层更低的锗浓度。

在一个实施例中，该方法还包括在刻蚀初步沟道区和退火该刻蚀初步沟道区之间净化处理室。

在一个实施例中，该方法还包括在FET沟道区上形成栅介质层。

在一个实施例中，该方法还包括形成围绕FET沟道区的栅极。该栅极可以包括多晶硅。该栅极也可以包括金属。

根据另一方面，本发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在半导体衬底上形成源区和漏区。形成在源区和漏区之间耦合的多个初步沟道区。形成多个初步沟道区包括：(i)形成沟道层和形成垂直地邻接于该沟道层的牺牲层，以及(ii)将沟道层修整为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，至少一个初步沟道区的前表面相对于源区和漏区的前表面偏移。初步沟道区被刻蚀，以及该刻蚀的初步沟道区被退火，以形成FET沟道区，该FET沟道区具有基本上圆形的截面形状。

在一个实施例中，该初步沟道区具有基本上矩形的截面形状。在一个实施例中，该初步沟道区的截面中具有拐角。

在一个实施例中，该方法还包括，在形成初步沟道区以后，清洗该结构，以从该结构中除去氧化物。

在一个实施例中，该沟道层和该牺牲层被外延地形成。

该沟道层可以是硅层，该牺牲层可以是SiGe层。

在一个实施例中，该修整包括刻蚀沟道层。刻蚀该沟道层可以包括化学干法刻蚀。

在一个实施例中，形成多个初步沟道区包括形成垂直地邻接于沟道层的多个牺牲层。该牺牲层可以包括SiGe。上牺牲层可以具有比下牺牲层更低的锗浓度。

在一个实施例中，该方法还包括在刻蚀该初步沟道区和退火该刻蚀的初步沟道区之间净化处理室。

在一个实施例中，该方法还包括在FET沟道区上形成栅介质层。

在一个实施例中，该方法还包括形成围绕FET沟道区的栅极。在一个实施例中，栅极包括多晶硅。在一个实施例中，栅极包括金属。

根据另一方面，本发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在半导体衬底上形成源区和漏区。形成在源区和漏区间耦合的初步沟道区，形成初步沟道区包括：(i)形成沟道层和形成垂直地邻近于该沟道层的牺牲层，以及(ii)将沟道层修整为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，初步沟道区的前表面相对于源区和漏区的前表面偏移。牺牲层的剩余部分被除去。该修整的沟道层被刻蚀，以及该刻蚀的沟道层被退火，以形成FET沟道层，该FET沟道层具有基本上圆形的截面形状。

根据另一方面，本发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在半导体衬底上形成源区和漏区。形成在源区和漏区间耦合的初步沟道区，形成该初步沟道区包括形成沟道层和形成垂直地邻近于该沟道层的牺牲层。牺牲层的剩余部分被除去。该初步沟道层被刻蚀，以及该刻蚀的初步沟道层被退火，以形成FET沟道层，该FET沟道层具有基本上圆形的截面形状。

根据另一方面，该发明涉及一种制造场效应晶体管(FET)的方法。根据该方法，在半导体衬底上形成源区和漏区。形成在源区和漏区之间耦合的多个初步沟道区。初步沟道区被刻蚀，以及该刻蚀的初步沟道区被退火，以形成FET沟道区，该FET沟道区具有基本上圆形的截面形状。

根据另一方面，本发明涉及一种具有半导体衬底和半导体衬底上的源区和漏区的场效应晶体管(FET)。在源区和漏区之间耦合多个FET沟道区，该FET沟道区具有基本上圆形的截面形状，该FET沟道区被修整为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，至少一个FET沟道区的前表面相对于源区和漏区的前表面偏移。

在一个实施例中，该FET还包括在该FET沟道区上的栅介质层。

在一个实施例中，该FET还包括围绕FET沟道区的栅极。

在一个实施例中，该FET还包括栅极，该栅极多晶硅。在一个实施例中，该FET包括栅极，该栅极包括金属。

根据另一方面，本发明涉及一种包括半导体衬底和半导体衬底上的源区和漏区的场效应晶体管(FET)。在源区和漏区之间耦合FET沟道区，该FET沟道区具有基本上圆形的截面形状，该FET沟道区被修整为希望的尺寸，以便在垂直于源区和漏区的前表面的方向上，至少一个FET沟道区的前表面相对于源区和漏区的前表面偏移。

根据本发明，使用刻蚀工艺和用H₂的退火工艺在FET中产生圆形形状(圆形的)布线沟道。该制造FET的工艺减小在具有正方形形状的纳米线沟道的常规FET的拐角处发生的电场集中现象。在制造圆形形状的纳米线沟道中，在较低的温度下执行的H₂退火。在高温下执行的退火导致纳米线的形状由于硅迁移效果可能导致FET沟道被切割或中断。此外，用作牺牲层的最上的锗化硅层可以具有比其他层更高的锗的百分数。这些导致在刻蚀期间防止最上的硅沟道层被消耗。金属镶嵌工艺可以用来形成自对准的晶体管栅极。

附图说明

由本发明的优选方面的更多特定的描述将明白本发明的上述及其他特点和优点，如图所示，其中在不同的视图中，相同的参考标记始终指相同的部分。这些图不必按比例，重点是说明本发明的原理。在图中，为了清楚，放大了层的厚度和区域。

图1是根据本发明的实施例，具有圆的或圆形形状的纳米线沟道的FET的示意性顶部平面图。

图2A是图1的FET的一个实施例的示意性剖面图，沿图1的线A-A′。

图2B是图2A的FET的实施例的示意性剖面图，沿图1的线B-B′。

图3是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。

图4A是根据本发明的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。

图4B是图4A的FET的实施例的示意性剖面图，对应于图1的线B-B′。

图5是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。

图6A是根据本发明的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。

图6B是图6A的FET的示意性剖面图，对应于图1的线B-B′。

图7是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。

图8是说明根据本发明形成FET的圆形形状的纳米线沟道和栅极的工序的逻辑流程图。

图9A至9D是说明形成本发明的纳米线沟道和栅极的工序中的步骤的示意性透视图。

图10是说明根据本发明的实施例，由正方形纳米线沟道形成圆形纳米线沟道的工序的详细流程图。

图11A至11M是说明根据本发明的实施例制造本发明的FET的工序中的步骤的示意性透视图。

图12A至12K是说明根据本发明的另一实施例制造本发明的FET的工序中的步骤示图。

具体实施方式

在下面的详细描述中，当一个层描述为形成在另一层上或形成在衬底上时，该层可以形成在另一层上或衬底上，或在该层和另一层或衬底之间可以插入第三层。

图1是根据该发明的实施例，具有圆的或圆形形状的纳米线沟道的FET的示意性顶部平面图。图2A是图1的FET的一个实施例的示意性剖面图，沿图1的线A-A′。图2B是图2A的FET的实施例的示意性剖面图，沿图1的线B-B′。

参考图1、2A和2B，本发明的FET结构包括半导体衬底110。在衬底110上形成源区/漏区14。源区/漏区14包括如图所示顺序地层叠的第一锗化硅(SiGe)层、硅层14b和第二SiGe层14c的层叠结构。第一SiGe层、第二SiGe层和硅层可以是外延层。硅层14b包括沿源/漏区14之间的横线X延伸穿过该结构的圆形形状的纳米线沟道区。在纳米线沟道区12底下区域中，衬底110的一部分在衬底的表面上突出。如图2B所示，纳米线沟道12和衬底110的突出部分相隔距离d。隔离区116将FET与其他器件隔离。由诸如硅氧化物材料构成的栅介质层30围绕纳米线沟道区12。栅介质层30还围绕衬底的突出部分。由诸如多晶硅、金属或多晶硅和金属的化合物的导电材料制成的栅极20围绕纳米线沟道区12。栅介质层30使栅极20与纳米线沟道12绝缘。

图3是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。图3的器件100B与图2A和2B的不同之处在于代替具有第一和第二SiGe层14a和14c和硅层14b的多层叠层，图3的器件仅仅具有一个硅层14d，该层用作器件的源/漏区和提供器件的圆形形状的纳米线沟道12。

图4A是根据本发明的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。图4B是图4A的FET的实施例的示意性剖面图，对应于图1的线B-B′。

参考图4A和4B，该结构与上述实施例的不同之处在于，FET 100C包括多个，例如，两个，圆形形状的纳米线沟道112a和112b，代替单个纳米线沟道12。该结构100c包括半导体衬底110。在衬底110上形成源/漏区114。源/漏区114由如图所示顺序地层叠的第一SiGe层114a、第一硅层114b、第二SiGe层114c、第二硅层114d和第三SiGe层114e形成。第一、第二和第三SiGe层114a、114c和114e以及第一和第二硅层114b和114d可以是外延层。第一硅层114b包括沿横线X₁穿过源/漏区114之间的结构延伸的第一圆形形状的纳米线沟道区。第二硅层114d包括沿横线X₂穿过源/漏区114之间的结构延伸的第二圆形形状的纳米线沟道112b。在纳米线沟道区112a和112b底下的区域中，衬底110的一部分在衬底的表面上突出。如图4B所示，纳米线沟道112a和衬底110的突出部分相距d₁。此外，第二纳米线沟道区112b和衬底110的突出部分相距d₂。隔离区116将FET 100C与其他器件隔离。由诸如硅氧化物的材料制成的栅介质层30围绕第一和第二纳米线沟道区112a和112b。栅介质层30也围绕衬底的突出部分。由诸如多晶硅、金属或多晶硅和金属的化合物的导电材料构成的栅极20围绕纳米线沟道区112a和112b。栅介质层30使栅极20与纳米线沟道112a和112b绝缘。

图5是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。图5的器件100D与图4a和4b的不同之处在于，代替具有第一、第二和第三SiGe层114a、114c和114e以及第一和第二硅层114b和114d的多层叠层，图5的器件仅仅具有单个硅层114f，该层用作器件的源/漏区和提供器件的圆形形状的纳米线沟道112a和112b。

图6A是根据本发明的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。图6B是图6A的FET的示意性剖面图，对应于图1的线B-B′。

参考图6A和6B，该结构与上述实施例的不同之处在于，FET 100E包括多个，例如，三个圆形形状的纳米线沟道212a、212b和212c，代替单个的纳米线沟道12或两个纳米线沟道112a和112b。结构100E包括半导体衬底110。在衬底110上形成源/漏区214。源/漏区214由如图所示顺序地层叠的第一SiGe层214a、第一硅层214b、第二SiGe层214c、第二硅层214d、第三SiGe层214e、第三硅层214f以及第四SiGe层214g的层叠结构形成。第一、第二、第三以及第四SiGe层214a、214c、214e、214g以及第一、第二、第三硅层214b、214d以及214f可以是外延层。第一Si层214b包括沿穿过源/漏区214之间的结构的横线X₃延伸的第一圆形形状的纳米线沟道区212a。第二硅层214d包括穿过源/漏区214之间的结构的横线X₄延伸的第二圆形的纳米线沟道212b。第三硅层214f包括沿穿过源/漏区214之间的结构的横线X₅延伸的第三圆形形状的纳米线沟道212c。在纳米线沟道区212a，212b和212c底下的区域中，衬底110的一部分在衬底的表面上突出。如图6B所示，第一纳米线沟道212a和衬底110的突出部分相距d₁。此外，第二纳米线沟道区212b和衬底110的突出部分相距d₂。此外，第三纳米线沟道212c和衬底110的突出部分相距d₃。隔离区116将FET 100E与其他器件隔离。由诸如硅氧化物材料制成的栅介质层30围绕第一、第二以及第三纳米线沟道区212a、212b以及212c。栅介质层30还围绕衬底的突出部分。由诸如多晶硅、金属或多晶硅和金属的化合物的导电材料制成的栅极20围绕纳米线沟道区212a、212b和212c。栅介质层30使栅极20与纳米线沟道212a，212b和212c绝缘。

图7是图1的FET的另一实施例的示意性剖面图，对应于图1的线A-A′。图7的器件100F与图6A和6B的不同之处在于，代替具有第一、第二、第三以及第四SiGe层214a、214c、214e和214g以及第一、第二和第三硅层214b、214d以及214f的多层叠层，图7的器件仅仅具有单个硅层214h，该层用作器件的源/漏区和提供器件的圆形形状的纳米线沟道212a、212b以及212c。

图8是说明根据本发明形成FET的圆形形状的纳米线沟道和栅极的工序的逻辑流程图。图9A至9D是说明形成本发明的纳米线沟道和栅极的工序中的步骤的示意性透视图。在此描述的形成本发明的纳米线沟道、栅极和FET的工序可应用于在此描述的FET的任意实施例。具体地，该形成工序可应用于具有大量圆形形状的纳米线沟道的FET。

参考图8、图9A至9D，在步骤S50中，形成具有多边形截面形状的有源Si图形。例如，特别参考图9A，该有源Si图形402的截面可以具有平坦的外表面402b和基本上正方的形状402a。

接下来，在步骤S60中，执行清洗工序，以除去可能形成在有源Si图形402上的任意氧化物。

接下来，在步骤S70中，执行刻蚀，以从有源图形402除去方形拐角。执行退火步骤，以完成圆形形状的Si纳米线沟道404。如图9B所示，沟道404的截面具有基本上圆形的形状404a。

接下来，在步骤S80中，如图9C所示，围绕圆形形状的纳米线沟道区形成栅介质层406。

接下来，在步骤S90中，围绕栅介质层406和圆形形状或柱形的Si纳米线沟道404形成栅电极408，如图9D所示。栅电极408由诸如多晶硅、金属或多晶硅和金属的化合物的导电材料制成。

图10是说明由正方形纳米线沟道402形成圆形纳米线沟道404的工序的详细流程图。下面将详细描述图10。

图11A至11M是说明根据本发明的实施例，制造本发明的FET的工序中的步骤的示意性透视图。参考图11A，提供硅衬底500。在衬底500的顶上形成第一锗化硅(SiGe)层512。第一SiGe层512可以具有5-50nm的厚度，并且可以包含15-20％的锗。在第一SiGe层上形成有源硅层514。硅层514是最终将形成FET的圆形纳米线沟道区的层。在硅层514上形成第二SiGe层516。第二SiGe层516可以形成为5-50nm的厚度，以及可以包含5-10％的锗。第二SiGe层516可以具有较低的锗浓度，以便在后续刻蚀工序过程中，SiGe的上层被消耗速率被降低，以防止损坏硅层514，保证良好的纳米线沟道。在一个实施例中，第一和第二SiGe层512和516以及硅层514被外延地生长至5-50nm的厚度。

然后在第二SiGe层516上形成帽盖层518。帽盖层可以是由相对于氮化硅(SiN)如用于后续刻蚀工序的硅氧化物具有高刻蚀选择率的材料制成的缓冲氧化物层。接下来，在缓冲氧化物层518上形成由诸如SiN的材料制成的硬掩模层。硬掩模层通过光刻和刻蚀工序构图，以在缓冲氧化物层518上形成硬掩模图形520。

参考图11B，使用硬掩模图形520作为刻蚀掩模刻蚀该结构，以形成STI沟槽522。在一个实施例中，沟槽深度是150-350nm。

接下来，参考图11C，在沟槽522中形成浅沟槽隔离(STI)524。STI通过高密度等离子体(HDP)工序来形成，以淀积氧化物。在HDP工序之后，进行化学机械抛光(CMP)工序，以露出硬掩模图形520的顶表面。如图所示，CMP工序过程中使用的浆料在HDP氧化物524上比它在硬掩模图形520上具有更高的抛光速率，以便在HDP氧化物524和硬掩模图形520之间产生台阶。

接下来，参考图11D，使用磷酸除去硬掩模图形520和部分HDP氧化物，留下缓冲氧化物层518和在该结构的顶上露出的HDP氧化物524的顶表面。

接下来，参考图11E，通过形成由SiN制成的硬掩模层然后应用光刻和刻蚀工序来构图该硬掩模层，在该结构的顶表面上形成第二硬掩模图形530。

接下来，参考图11F，使用第二硬掩模图形530作为刻蚀掩模，刻蚀该结构，以形成STI凹部532。凹部532的深度被控制为比第一和第二SiGe层512、516和Si层514的总厚度更深。亦即，凹部532向下延伸到该结构中，比外延SiGe和Si层的底部更深。剩余的外延SiGe和Si层的宽度，以及外延层底下的部分衬底在图中表示为W₁。

接下来，参考图11G，通过刻蚀，选择性地修整SiGe外延层512和516的剩余部分、有源Si层514a的剩余部分和具有宽度W_i的外延层底下的衬底的拱起部分，以便外延层的剩余部分和外延层底下的衬底的拱起部分具有宽度W₂。该刻蚀优选是化学干法刻蚀(CDE)，例如，可以在400W，225mTorr，250℃下，进行20秒，在包含CF₄和O₂的气氛中，分别以60和150sccm的流速。宽度W₂基于将形成的最终纳米线沟道的希望尺寸来选择。为了减小沟道宽度至W₂和使沟道的截面为正方形，执行CDE。图11H是旋转90度的图11G的结构，以清楚地图示所得的结构。

接下来，参考图11I，沟道区514a的顶上和底上的牺牲SiGe层512和516被除去，以完全露出沟道区514a。还应当注意，在该步骤之后，在沟道区514a底下还剩余衬底500的矩形部分。该步骤通过化学湿法刻蚀来执行，使用包括CH₃COOOH(或CH₃COOH)+HF+DIW(去离子水)(+H2O2+表面活性剂，等)的化学制剂。

接下来，参考图11J，正方形截面沟道区514a形成为具有圆的或圆形截面的纳米线沟道514b。这些通过刻蚀和退火正方形截面沟道区514a，直到它变为圆的纳米线沟道514b来执行。

图12是说明由正方形纳米线沟道514a形成圆形纳米线沟道514b的工序的流程图。首先，在H₂的气氛中执行可选择的清洗步骤S100。在一个实施例中，该清洗在100％H₂的气氛中执行。另外，该气氛也可以包含有或没有H₂的Ar和/或He。在一个实施例中，该清洗在0.1至10Torr的压力下和在600-900℃的温度下执行。在一个特定的实施例中，该清洗在700-800℃的温度下执行。清洗步骤过程中的气体流速可以是1-500sccm，以及处理时间可以是1-5分钟。

在该清洗步骤之后，在步骤S200中，刻蚀正方形纳米线沟道514a的四个拐角。通过将HCl和H₂气体的组合引入处理室中，进行该刻蚀。在一个特定的实施例中，在该刻蚀过程中，HCl的气体流速是100-2000sccm，以及H₂的气体流速是100-2000sccm。HCl∶H₂的流速比可以处于5∶5至3∶7的范围内。在一个特定的实施例中，HCl∶H₂的流速比是300sccm∶500sccm。刻蚀温度可以处于600-900℃的范围内，以及压力可以是10-100Torr。刻蚀时间可以在1-120秒的范围内。

步骤S200的刻蚀可以在至少三种可能的设置条件的一种下执行。对于较长的持续时间，低温刻蚀，刻蚀温度可以处于600-700℃的范围内。对于较短的持续时间，高温刻蚀，刻蚀温度可以处于850-900℃的范围内。在上面的两种工艺条件之间，可以在750和820℃之间的温度下进行中度持续时间、中温的刻蚀。

在刻蚀工序之后，在步骤S300中进行低温退火，以形成圆形形状的纳米线沟道区514b。该退火在H₂气体的气氛中执行。在一个实施例中，该退火在0.1-10Torr的压力下执行。如果压力减小，那么处理时间也可能被减少。在一个实施例中，该退火在600-900℃的温度下执行10-800秒的时间。在一个实施例中，H₂气体流速是1-500sccm。在一个特定的实施例中，该退火在约810℃的温度下、在5Torr的压力下进行500秒的时间。

该刻蚀和退火步骤按需要可以被重复多次，以形成最终的圆形形状的纳米线沟道514b。在退火步骤S300和下一个重复的刻蚀步骤S200之间，可以执行净化步骤S400，以从处理室除去剩余的退火H₂气体。该净化可以使用Ar、He和H₂气体的至少一种来执行。

在净化步骤S400之后，在步骤S500中决定是否沟道514b是希望的尺寸和/或形状。如果沟道514b具有适当的形状和尺寸，该工序结束。如果不是，该工序返回步骤S200，开始刻蚀、退火(S300)和可选择的净化(S400)的另一循环。

参考图11K，在形成圆形形状的纳米线沟道514b之后，在该结构上形成栅介质层，包括围绕纳米线沟道514b。通过使用O₂气体在该结构上生长SiO₂，可以形成栅介质。接下来，围绕纳米线沟道514b形成栅材料，如多晶硅或具有多晶硅的金属层。然后，通过化学机械抛光(CMP)平整栅材料，以围绕纳米线沟道514b形成栅极540。

接下来，参考图11L，第二硬掩模图形530被除去。图11M说明具有以阴影所示的栅图形540的最终结构。图11M示出了圆形形状的纳米线沟道514b和衬底500的拱起部分，纳米线沟道514b和衬底500的拱起部分通过本发明的刻蚀和退火步骤都形成为圆形形状。

应当注意制造FET的这些实施例可应用于任意数目的沟道区的形成。在将形成更多沟道区的地方，最初形成SiGe和Si的更多交替层。

应当注意图2A对应于图11L的剖面图，沿图11L的线IIa-IIa′。同样，图2B对应于图11L的剖面图，沿图11L的线IIb-IIb′。

图12A至12K是说明根据本发明的另一个实施例，制造本发明的FET的工序中的步骤的示图。图12A至12K的实施例中使用的初始步骤是与用于步骤11A至11D的先前描述的实施例中所说明的相同。对于剩余的步骤，类似于结合图11A至11M的实施例描述的步骤，以类似的方式进行该步骤。因此，那些步骤的描述将不被重复。图12A-12F是图11D的结构的剖面图，沿图11D的线XII-XII′，说明根据本发明的实施例制造FET的工序中的步骤。图12G-12K是说明根据本发明的实施例制造FET的工序中的步骤的示意性透视图。

参考图12A，图示了执行步骤11A至11D之后所得的结构。

接下来，参考图12B，在该结构上形成硬掩模图形630。硬掩模图形630可以通过构图SiN层来形成。

接下来，参考图12C，在该结构中形成凹陷区632。这些可以通过使用硬掩模图形630作为刻蚀掩模，刻蚀沟槽至比第一外延SiGe层512更深的深度来执行。

接下来，参考图12D，通过在该凹部中外延地生长Si层640，部分地填充该凹部632。在一个实施例中，外延Si层640生长至比第二外延SiGe层更高的深度。

接下来，参考图12E，在外延Si层640上并邻近于硬掩模图形630形成，例如，由SiN制成的另一硬掩模图形。

参考图12F和12G，然后硬掩模图形630被除去，露出顶部或第二外延SiGe层516和STI介质层524的部分顶表面。

接下来，参考图12H，该结构被刻蚀，以除去部分STI介质层524，形成金属镶嵌的凹陷区532，露出第一和第二SiGe层512和516、Si层514和层叠的外延层512，514和516底下的部分衬底500的叠层的侧边。

接下来，参考图12I，优选通过化学干法刻蚀来刻蚀该结构，以修整第一和第二牺牲SiGe层512和516、Si层514和衬底500的突出部分。该修整还露出部分外延Si层640，如图所示。

接下来，参考图12J，沟道区514a的顶上和底上的牺牲SiGe层512和516被除去，以完全露出沟道区514a。应当注意，在该步骤之后，在沟道区514a底下还剩下衬底500的矩形突出部分。该步骤通过化学湿法刻蚀来执行，使用包括CH₃COOOH(或CH₃COOH)+HF+DIW(去离子水)(+H2O2+表面活性剂，等)的化学制剂。

接下来，参考图12K，根据图10的描述，该沟道区514a被清洗、刻蚀和退火，以形成圆形形状的纳米线沟道区514b。应当注意，在该实施例中，FET的源/漏区由单个外延Si层640制成，与外延SiGe和Si层的层叠结构相反。还应当注意，该实施例，如先前描述的实施例，可应用于任意数目的沟道区的形成。在将形成更多沟道区的地方，最初形成更多的SiGe和Si的交替层。

尽管已参考其示例性实施例具体展示和描述了本发明，但是本领域的普通技术人员应当明白，在不脱离以下权利要求所限定的本发明的精神和范围的条件下，可以进行形式上和细节上的各种改变。