0.8微米硅双极互补金属氧化物半导体集成电路制造工艺

摘要

本发明公开了一种改进的0.8微米BICMOS集成电路制造工艺，在N阱中形成DP阱，具体包括如下的步骤：在P型衬底上使用离子注入和热推进工艺形成N阱和P阱；在N阱中形成DP阱，首先使用光刻胶定义DP阱区域，再使用离子注入形成DP阱；采用LOCOS工艺形成多个隔离区域并形成有源区，隔离区域与形成的阱的位置相符；制作栅氧化层和电容器元件；其中，高压器件和低压器件的栅氧化层在同一次氧化步骤中完成；制作CMOS器件和Bipolar器件；其中，在具有DP阱的N阱上形成隔离NMOS器件和Bipolar NPN器件；制作金属层间连线和钝化层。本发明能简化流程、成本降低。在制造具有良好性能的BiCMOS器件的同时使工艺流程也更加合理。

说明书

技术领域

本发明涉及硅双极互补金属氧化物半导体(BICMOS)集成电路的制造工艺，更具体地说，涉及一种0.8微米的BICMOS集成电路的制造工艺。

背景技术

目前集成电路中主要使用的是CMOS器件和Bipolar器件，这两种器件有各自的优点和局限性，CMOS器件有器件功耗低、集成度高和抗干扰能力强的优点，但也有器件工作速度低、驱动能力差的缺点。Bipolar器件器件速度快、驱动能力强、模拟精度高的优点，但也有器件功耗高，集成度低的缺点。由上所述，可看到CMOS和Bipolar器件的优缺点正好互补，于是，一种把CMOS和Bipolar两种半导体器件同时制作在同一芯片上的工艺——BiCMOS因此发展，以满足业界往高速、高集成度、高性能的LSI和VLSI的发展要求。

BiCMOS工艺的基本要求是要将两种器件组合到同一芯片上，将整个电路中需要“高速度”和“电流驱动”部分，以Bipolar来处理，如电路的输入/输出部分(I/O)；而将电路中“高集成”“低功耗”区域，如阵列，以CMOS来制作，由此得到的芯片具有良好的综合性能，但制造Bi-CMOS需在原来CMOS为设计主体的电路中加入Bipolar器件，现有的Bi-CMOS工艺将比单纯的CMOS工艺复杂，而且成本也会提高。尤其是在制造0.8微米的器件时，这种缺陷显得格外明显。

因此，就需要一种改进的工艺流程，使的制造BiCMOS器件的工艺流程得到简化，成本降低。在制造具有良好性能的BiCMOS器件的同时使工艺流程也更加合理。

发明内容

针对现有技术中工艺流程复杂，成本高的缺陷，本发明的目的是提供一种改进的0.8微米BICMOS集成电路的制造工艺，简化工艺流程，降低工艺的成本。

根据本发明，提供一种改进的0.8微米BICMOS集成电路制造工艺，在N阱中形成DP阱，具体包括如下的步骤：在P型衬底上使用离子注入和热推进工艺形成N阱和P阱；在N阱中形成DP阱，首先使用光刻胶定义DP阱区域，再使用离子注入形成DP阱；采用LOCOS工艺形成多个隔离区域并形成有源区，所述隔离区域与形成的阱的位置相符；制作栅氧化层和电容器元件；其中，所述高压器件和低压器件的栅氧化层在同一次氧化步骤中完成；制作CMOS器件和Bipolar器件；其中，在所述具有DP阱的N阱上形成隔离NMOS器件和Bipolar NPN器件；制作金属层间连线和钝化层。

按照本发明的一个实施例，在上述的步骤中可以采用下列的具体工艺流程，其中：

所述形成N阱和P阱的步骤具体包括：初氧；使用光刻胶进行N阱区域和P阱定位；N阱离子注入；P阱离子注入；双阱推进。

所述采用LOCOS工艺形成多个隔离区域并形成有源区的步骤具体包括：基氧；铺设LPCVD氮化硅；进行有源区光刻；场区离子注入；场氧化；去除氮化硅以及氧化硅层。

所述制作栅氧化层和电容器元件的步骤具体包括：预栅氧；离子调节注入；栅氧化；第一多晶硅层沉积；第一多晶硅层掺杂；第一多晶硅层蚀刻；CAP氧化层沉积；第二多晶硅层沉积；第二多晶硅层掺杂；第二多晶硅层刻蚀。

所述制作CMOS器件和Bipolar器件的步骤具体包括：NMOS LDD结构光刻；NMOS LDD结构离子注入；NMOS LDD结构退火；PMOS LDD结构光刻；PMOS LDD结构离子注入，PMOS LDD结构退火；TEOS沉积；衬垫结构刻蚀；NMOS区域光刻；NMOS区域离子注入；PMOS区域光刻；PMOS区域离子注入；BPSG沉积并致密；接触孔光刻并刻蚀。

根据本发明的一个实施例，所述形成DP阱的步骤中，注入的离子是B11+离子。

采用本发明的技术方案，制造BICMOS的工艺成比典型的逻辑集成电路CMOS工艺流程仅仅增加两个步骤，便可以得到双层多晶硅电容(PIPCAPACITOR)，以及高阻值、高可靠的多晶硅电阻(HIGH VALUERESISTOR)。这两个都是模拟电路设计中常用的无源器件。此外，在N阱中加入一个P型结形成DP形阱，可以同时得到三个非常好的器件：1)HVMOS，P型层可以作为LDMOS的漏区的高压扩展层，使它可以工作在20V以上的区域。2)垂直型NPN(VERTICAL NPN)：P型层可以作为VNPN的基区，这个高压的BIPOLAR器件同时具有高增益。3)绝缘的NMOS：P型层可以作为绝缘的NMOS衬底，N阱将其与硅衬底彻底隔离。绝缘的NMOS具有很好的低噪音功能。以上的五个器件完全和CMOS逻辑电路相兼容，能保持CMOS的SPICE MODEL不改变，又不增加特别复杂的工艺。

附图说明

本发明的本质和优势将在下面结合附图对实施例的描述之后变得更加明显，其中：

图1是按照本发明的一个实施例的工艺流程图；

图2是按照本发明的一个实施例的双阱制作的具体工艺流程图；

图3是按照本发明的一个实施例的DP阱结构示意图；

图4是按照本发明的一个实施例的采用LOCOS工艺形成多个隔离区域并形成有源区的流程图；

图5是图4所述的步骤完成后的结构示意图；

图6是按照本发明的一个实施例的制作栅氧化层和电容器元件的流程图；

图7是图6所述的步骤完成后的结构示意图；

图8是按照本发明的一个实施利的制作CMOS器件和Bipolar器件的流程图；

图9是本发明的工艺流程完成之后的结构示意图。

具体实施方式

下面结合实施例来进一步说明本发明的技术方案。

本发明的制造工艺的流程如下，参考图1，其中主要的特点是在N阱中还形成DP阱；高压器件和低压器件的栅氧化层在同一次氧化步骤中完成；以及在具有DP阱的N阱上形成隔离NMOS器件和Bipolar NPN器件。

如图1所示，该流程包括如下的步骤：

S11.在P型衬底上使用离子注入和热推进工艺形成N阱和P阱。在该实施例中，该制作双阱的步骤具体包括：初氧；使用光刻胶进行N阱区域和P阱定位；N阱离子注入；P阱离子注入；双阱推进。上述步骤参考图2，这些步骤与一般的COMS双阱工艺相同。

S12.在N阱中形成DP阱，首先使用光刻胶定义DP阱区域，再使用离子注入形成DP阱。完成DP阱注入之后的器件结构图如图3所示。其中，有两个N阱中注入离子形成了DP阱，在该实施例中，则两个具有DP阱的N阱将被用来制作隔离NMOS器件和Bipolar NPN器件。并且，形成DP阱时注入的离子是B11+离子。

S13.采用LOCOS工艺形成多个隔离区域并形成有源区，隔离区域与形成的阱的位置相符。在该实施中，该步骤具体包括：基氧；铺设LPCVD氮化硅；进行有源区光刻；场区离子注入；场氧化；去除氮化硅以及氧化硅层，参考图4。而图5是是图4所述的步骤完成后的结构示意图。如图5所示，在该步骤完成之后，通过场氧化层120的隔离形成了多个隔离区100、102、104、106、108和110，在该实施例中，它们被用来制造不同的器件，其中100是Bipolar NPN器件、102是低压NMOS器件、104是高压NMOS器件、106是隔离NMOS器件、108是PMOS器件、110是电容。该步骤完成之后，在各个用于制造器件的区域表面还形成了一初氧层112。

S14.制作栅氧化层和电容器元件；其中，高压器件和低压器件的栅氧化层在同一次氧化步骤中完成。在该实施例中，具体包括以下的步骤，参考图6，包括：预栅氧；Vt调节注入；栅氧化；第一多晶硅层(Poly 1)沉积；第一多晶硅层掺杂；第一多晶硅层蚀刻；CAP氧化层沉积；第二多晶硅层(Poly 2)沉积；第二多晶硅层掺杂；第二多晶硅层刻蚀。该步骤完成之后，其结构如图7所示。第一多晶硅层114在经刻蚀后用作低压NMOS 102、高压NMOS 104、隔离NMOS 106、PMOS 108的栅极以及电容110的下电极。需要注意的是，在高压NMOS 106中，第一多晶硅层114有一部分覆盖了场氧化层。对于电容110来说，还需要第二多晶硅层118来用作其上电极，并且在上下电极之间还需要CAP氧化层(TEOS氧化层)116来进行隔离。也就是说，在前述的步骤中，CAP氧化层116和第二多晶硅层118在铺设之后除了电容110的位置之外，其他区域都将被刻蚀掉。

S15.制作CMOS器件和Bipolar器件；其中，在具有DP阱的N阱上形成隔离NMOS器件和Bipolar NPN器件。在该实施例中，具体包括，如图8所示：NMOS LDD结构光刻；NMOS LDD结构离子注入；NMOSLDD结构退火；PMOS LDD结构光刻；PMOS LDD结构离子注入，PMOSLDD结构退火；TEOS沉积；衬垫结构(spacer)刻蚀；NMOS区域光刻；NMOS区域离子注入；PMOS区域光刻；PMOS区域离子注入；BPSG沉积并致密；接触孔光刻并刻蚀。该步骤中大多数的工艺与传统技术相同，有区别的就是在制作隔离NMOS和Bipolar NPN器件时是在具有DP阱的N阱上进行。

S16.制作金属层间连线和钝化层，该步骤和传统相同，这里就不再描述了。

采用本发明的技术方案后，仅比典型的逻辑集成电路CMOS工艺流程增加两个步骤就可以得到双层多晶硅电容(PIP CAPACITOR)，以及高阻值、高可靠的多晶硅电阻(HIGH VALUE RESISTOR)。这两个都是模拟电路设计中常用的无源器件。此外，在N阱中加入一个P型结形成DP形阱，可以得到三个非常好的器件：1)HVMOS，其P型层可以作为LDMOS的漏区的高压扩展层，使它可以工作在20V以上的区域。2)垂直型NPN(VERTICAL NPN)：P型层可以作为VNPN的基区，这个高压的BIPOLAR器件同时具有高增益。3)绝缘的NMOS：P型层可以作为绝缘的NMOS衬底，N阱将其与硅衬底彻底隔离。绝缘的NMOS具有很好的低噪音功能。以上的五个器件完全和CMOS逻辑电路相兼容，能保持CMOS的SPICE MODEL不改变，又不增加特别复杂的工艺。

上述实施例是提供给熟悉本领域内的人员来实现或使用本发明的，熟悉本领域的人员可在不脱离本发明的发明思想的情况下，对上述实施例做出种种修改或变化，因而本发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。