基于LUT可重配置逻辑体系结构的配置存储器实现

摘要

所述的可重配置处理单元(1)包括，数据流控制元件(10)，数据操作元件(20)，包括多个存储器单元(31a，…)的配置存储器单元(30)，用于存储数据流控制元件(10)的设置，以及地址解码器(40)，用于将地址转换为用于存储单元(31a，…)的选择信号。本发明的可重配置处理单元，其特征在于，地址解码器(40)在配置存储器单元(30)和另外的存储器单元(20)之间共享，或者在两个配置存储器单元(30，30′)之间共享。这使得可重配置处理单元(1)的存储器面积减小。

说明书

本发明涉及一种根据权利要求1的前序部分的可重配置处理单元。可重配置逻辑设备包括数据流控制元件，例如，多路复用器，多路分配器，门等等，以及数据操作元件，例如，逻辑门，加法器和查找表，或者可以如此配置的元件。后者允许实现不同的功能，通过给它们加载不同的配置内容可以容易地将其重新定义。可重配置逻辑设备进一步包括配置存储器单元(配置存储器)，用于存储数据流控制元件的设置，例如，多路复用器，多路分配器，开关等。以这种方式，可重配置处理单元的不同部分之间的连接可以被快速重定义。存储单元的选择信号是由地址解码器响应于在其输入提供的地址而产生的。

在可重配置逻辑(RL)设备中，例如FPGA，基本计算块(逻辑单元)的功能性以及它们之间的连接可以通过终端用户编程。

通常，可重配置处理单元在可重配置处理设备中形成平铺(tile)。平铺被定义为与路由资源相关的逻辑元。RL设备的使用使新硬件设计快速并且灵活地成型。尤其是，RL设备允许用户实现甚至在RL设备设计的时候都不知道的功能。

与ASIC相比，这样的灵活性的代价是相当大的面积和性能开销。这主要是由于大量的配置存储器位，需要它们去控制逻辑和路由资源，还由于大量的可编程互连。

由于配置存储器仅用于支持关于其它可重配置设备资源，因此它需要的面积应该被最小化。这样做的一个直接方式是减小可编程开关的数量，以及与之有关的存储器位的数量。由于其直接影响设备的路由灵活性，这种解决方案通常是不可接受的。第二种方法是通过产生最小开销的方式实现配置存储器。

通过文献已知的商业设备及其实现表明这远远不是价值不高的。由于大多数RL设备中体系结构和物理实现的约束，配置存储器仍然占用整个设备面积中相当大的数量。这甚至形成了嵌入式设备中更大的问题，对它们来说部分和动态重配置通常是关键特征。实现这些特征的硬件资源通常更增加面积开销。因此，在可重配置逻辑设备中的实现可配置存储器是一个重要的问题，并且严重影响终端设备的质量。

本发明的目的是提供可重配置逻辑设备，其中可重配置电路需要更少的面积。根据本发明，其通过权利要求1的特征部分实现。在根据本发明的设备中，配置电路重新使用已经存在的RL设备资源，以这种方式实现面积减小。例如，公共解码器可以在两个配置存储器单元之间共享。在这样的实施例中，在配置模式期间，配置存储器单元可以以两个阶段被加载。首先，解码器寻址配置存储器单元的第一个，并且随后它寻址配置存储器单元的第二个。其优点是所需面积减小了，这是由于一个解码器足够满足两个存储器单元。可选择地，耦合至被共享的解码器的两个配置存储器都可以被同时寻址和配置，假设足够的连接管脚可用于接收配置数据，并且配置数据总线足够宽。

在权利要求2的实施例中，公共解码器在配置存储器单元和用于数据操作的另外的存储器单元之间共享。其优点是现存用于寻址LUT存储器的解码器也可以有效地用于寻址该配置存储器。

在第一配置模式期间，地址解码器用于寻址另外的存储器单元，从而将其加载以LUT数据，存储器单元处于写使能模式。在第二配置模式期间，地址解码器用于配置存储器的寻址，它设置在写使能状态下，该配置被写入其中。代替第一和第二配置模式，本发明的可重新配置设备也可以具有单一配置模式，其中另外的和配置存储器单元被解码器同时寻址，并被加载以各自的数据。其优点是更短的加载时间。另一方面，具有单独配置模式的实施例允许更窄的配置数据总线。

在设备的操作模式期间，配置存储器持续保持为读使能，从而能控制数据流控制元件。另外的存储器单元可以保持在读使能状态，从而它们如LUT使能一样操作。在一个实施例中，另外的存储器单元至少部分地能够存储作为数据流结果产生的数据值。这提供了附加的灵活性，以使用其它存储器单元作为用于存储已经在计算处理中产生的数据的临时存储空间，或者作为用于产生新数据的LUT。

一个实施例，其特征在于，配置存储器单元通过可编程开关，由公共地址解码器寻址。在(第二)配置模式期间，开关处于导通状态，从而配置存储器单元与地址解码器耦合，并且配置存储器可以被寻址，并且被加载以配置数据。在可操作模式期间，开关处于不导通状态，从而配置存储器的地址线不加载解码器的输出。其改进了到其它存储单元的地址信号的质量，以及RL设备的速度。

权利要求5描述了根据本发明的设备的实际的实施例。在该实施例中局部解码器的复杂度将变得相对简单。

本发明的这些和其它方面将参考下面的附图进行更详细的描述。

图1表示第一种类型的传统可重配置设备，以及在该设备中的配置存储单元，

图2表示第二种类型的传统可重配置设备，以及在该设备中的配置存储单元，

图3表示第二种类型的可重配置设备的变化形式，

图4表示第三种类型的传统可重配置设备，以及在该设备中的配置存储单元，

图5A表示查找表的传统实现形式，

图5B表示具有存储器功能的查找表的传统实现形式，

图6表示根据本发明的可重配置逻辑设备的第一实施例，

图7表示根据本发明的可重配置逻辑设备的第二实施例，

图8表示根据本发明的可重配置处理设备，

图8A表示图8中可重配置处理设备的第一实施例，

图8B表示图8中可重配置处理设备的第二实施例，

图9表示根据本发明用于配置可重配置处理单元的信号的概况，

图10，10A，10B表示控制数据流的配置存储器单元的输出信号的一些实例，

图11更详细地表示在可重配置逻辑设备和其连接中的平铺，

图12更详细地表示图12中的连接，

图13表示根据本发明的可重配置设备中的其它存储器的第一应用，

图14表示根据本发明的可重配置设备中的其它存储器的第二应用。

因此，首先将更详细地描述一些当前已知的相关解决方案。然后将更详细地描述根据本发明的实施例。配置存储器体系结构以及其实现很大程度上由为任意RL设备选择的编程方法确定。在目前的RL设备中，可以识别三种基本编程(配置)方法。它们是：

1.串行配置

2.并行配置

3.串行-并行配置。

图1示意性地表示了可重配置设备，其以串行配置方法重新配置。根据该方法，RL设备的编程是串行进行的。为实现这一点，设备a的所有平铺b的配置存储单元c以单一长扫描链连接。在这样的扫描链中的数据位以连续的时钟脉冲移位。此方案的优点是对RL设备编程仅需要两个管脚，即时钟C1和输入数据管脚(数据)。同时还有一个优点就是该体系结构是容易可测试的。但其缺点就是重配置时间长(取决于配置位的数量)。部分配置是不可能的，因为链中特定存储单元件的新值必须通过所有的在先存储单元件移位。另一个缺点是需要大量的配置存储单元c。这是为了避免在配置模式期间，存储器单元的当前值在被复制到链中的下一个存储单元之前被覆盖。因为在触发器链中的数据移位会导致位反转，因此串行的RL设备也需要高配置能量。因此，串行配置技术目前仅用于具有小配置存储器的RL设备。

图2表示具有平铺b′的设备a′的配置存储器，其以并行方式编程。它具有与传统的随机存取存储器(RAM)类似的体系结构。存储器位c′在阵列中进行组织，并且将被编程的配置位/字的选择通过专门的全局解码器d′进行。因此，与串行配置方法相对照，可以有选择地对RL设备进行编程(例如，无需重配置整个设备)。

这样的设备具有一个优点，即仅需要少量存储器单元，并且可以进行设备的部分配置。

其缺点是该设备需要大的全局解码器d′，用于选择将要被配置的位/字。由于要使用长和大负载的存储器位线，因此配置能量是不可以忽略的。尽管该配置存储器具有这样一个能够与传统的RAM相比的体系结构，但是其存储器实现的密集程度小得多。

并行可配置的RL设备很少用于“单纯”的形式。主要问题是需要有非常大量的数据和地址管脚来对设备进行编程。这对于孤立设备尤其成为问题，其中管脚的数量受封装类型的限制。

图2中所示的RL设备的变化形式为图3中所示的设备a″，其中平铺b″具有局部解码器e″。这样的局部解码器e″用于寻址完全平铺b″的配置位。以这种方式，全局解码器d″的复杂度可以被明显减小(仅需要很少的字线)。另一个重要的优点是配置存储器体系结构的高度规则的结构，其简化了实现。与图2中所示设备的全局解码器d相比，全局解码器d″可以具有相对低的复杂度。作为图2中的RL设备，其仅需要小存储器单元c″，并且允许部分重配置。缺点是每一个逻辑平铺b″需要其自己的局部解码器e″。

图4表示RL设备a′的另一已知体系结构，其是图1和图2所示的体系结构的组合。在如图2的并行可配置设备中，配置存储器位c′以阵列的形式组织。但是，附加的移位寄存器f′和g′位于该阵列的两侧，并且用于控制配置过程。如图4所示，该平铺的存储单元c′相对简单，而移位寄存器的存储单元需要更加复杂的主-从存储单元(例如，与图1的单元c相比)。

垂直移位寄存器被初始化为最高位“开”(on)，而其余为“关”(off)。该位在每一行编程之后被移位。被垂直移位寄存器选择的行在一个时钟周期内被编程。这可以通过复制在那一时刻被存储在水平最高移位寄存器中的配置位来完成(见图4)。

可以通过改变垂直和水平移位寄存器的深度和/或通过将整个配置存储器划分为单独的块并如上所述实现它们，来很容易地修改该配置方法。图4中所示的RL设备具有优点是，具有高度规则以及容易更改的体系结构，小配置存储单元，以及其中仅需要少量的配置管脚。它进一步允许部分配置(仅在字级别)，以及仅需要低配置能量。其配置速度取决于垂直寄存器的深度。

本发明主要对基于查找表的可重配置逻辑设备进行寻址。单一查找表(LUT)能够执行k个变量的任意逻辑功能，其中k是LUT输入的数量。因为这样的灵活性，基于LUT的设备是当前最普遍使用的。目前，基于LUT的RL设备的重要性更加提高。原因之一是可以配置单一LUT为小数据存储器。

根据本发明，公共地址解码器用于第一和第二存储器单元的寻址，即，LUT资源和配置存储器单元。这使由RL设备中的配置存储器存在而导致的面积开销最小化。

图5A表示LUT的传统实现方式，其中大的多路复用器h用于将一组j存储单元的输出位ji解码。如果相同的LUT还用作存储器，则需要额外的写解码器。在图5B的实施例中，该解码器由多路分配器k′实现，其提高了这种结构的整体实现成本(见图5B)。

图6表示根据本发明的可重配置逻辑设备中的可重配置处理单元1的第一实施例。在本实施例中，公共解码器40在第一30和第二配置存储器30′之间共享。解码器40通过地址信号A₁，...，A_n寻址，并且产生用于配置存储器30，30′的选择信号。在配置期间，配置存储器30，30′可以被同时加载，也可以一先一后。为了加载配置存储器30或30′，通过信号ctrl1和ctrl2将其设置为写使能状态。该可重配置处理单元包括数据流控制元件10，例如，多路复用器11和门12。通过实例的方式表示出多路复用器11如何被存储在存储单元31a中的值控制，以及门12如何被单元31b的值控制。进一步表示了，另外的包括多路复用器11′和门12′的数据流控制元件10′如何被存储在配置存储器30′的存储单元31a′和31b′中的值控制。

在图7所表示的可重配置逻辑单元的实施例中，作为数据操作元件的LUT 20通过与传统的RAM存储器类似的方式实现，即，它是通过单一解码器40控制的(用于读和写操作)，并且包括存储单元21，其是以列的形式组织的。以这种方式，需要一个解码器来代替两个。根据本发明，被用于寻址LUT存储器20的相同解码器40被重新用作对配置存储器30寻址。在图6和7所表示的实施例中，配置存储器位31按列分组，并且不在平铺上分布，如同现有技术中的实现。配置存储器30的组织导致高密度的布局，以及进一步有利于有效的使用可用芯片面积。而且，较简单的存储单元能够既用于LUT 20，又用于配置存储器实现30。

图6中所示的控制信号ctrl1和ctrl2是用于存储器的“读/写”信号。查找表20包括与解码器40耦合的输入，用于控制存储单元21，以及用于写和读LUT的输入和输出。类似地，配置存储器30包括用于加载配置的输入，以及用于控制数据流控制元件10的输出。以实例的方式，可以假设使用4输入LUT(4-LUT)20。该4-LUT需要4：16解码器40，以选择输出位。同样的解码器40被用于寻址配置存储器30的位，其配置平铺的逻辑和路由资源。用于4-LUT的解码器40需要4个输入信号A1，......A3。而且，所示的LUT 20需要一个输入和一个输出分别用于读和写。如果LUT具有几个输出(所谓的多输出LUT)，则必须分别增加更多的输入和输出。配置存储器部分的输入数目取决于平铺中的所有配置存储器位的总数目N。因此，所需要的存储器列M的数目可以依M＝N/2^k计算，其中2^k是一列中存储单元的数目，对于4-LUT，该值为16。与存储器部分都相关的控制信号确定它们的当前模式，即写或读。

为了降低LUT读操作期间的延迟，该配置存储器30以及因此其表示的全部负载，通过可编程开关50而与解码器分离，在图7B中更详细的表示出来。仅当配置存储器30被编程的时候，该开关50才由控制信号Cs激活。双通门51被使用，因为这不会导通阈值电压下降(类似于单通晶体管)，并且缓冲器52提高了驱动强度。配置存储单元31以及逻辑(LUT)存储单元21的实例分别在图7A和7C中表示。

本概念的一个非常重要的优点就是其模块度和可扩展性。就是说具有上述的配置存储器实现的逻辑平铺能够被组合，从而能够容易实现复杂设备的配置。为此需要一个额外的解码器(例如，全局解码器)用于RL设备的行和列的选择。所选的平铺可以利用专用的配置管脚以并行方式编程。也可能选择是否对两个存储器或者其中一个存储器(例如，LUT或者配置存储器)同时进行编程。该选择通过为任一个存储器部分提供单独的读/写使能信号来实现。配置存储器由RD/WR_CMi控制，LUT存储器由RD/WR_LUTi控制(见图7)。配置存储器由局部信号RD/WR_CML控制，LUT存储器由局部信号RD/WR_LUTL控制。这些信号根据选择信号61_{i＝a，b，c...}，71_{j＝a，b，c...}和全局读/写控制信号RD/WR_CMg和RD/WR_LUTg，由逻辑门80，32和22产生。选择信号的下标i和j分别识别设置的列和行，其中排列了逻辑平铺。在一个实施例中，全局读/写控制信号RD/WR_CMg被所有逻辑平铺的配置存储器共享，而RD/WR_LUTg被所有逻辑平铺的LUT存储器共享。在另一个实施例中，全局控制信号都能够被连续列的设备(RD/WR_CMgi和RD/WR_LUTgi)中逻辑平铺的LUT存储器和配置共享。在另一个实施例中，全局控制信号都能够被连续行的设备(RD/WR_CMgi和RD/WR_LUTgi)中逻辑平铺的LUT存储器和配置共享。

从可测试性的角度来看，本发明的设计仍旧是非常有益的。这主要是由于每一个配置存储器位可以被独立访问，因此用户可以在设备的任何位置处快速检查可编程开关的状态。

图8表示可重配置处理设备100的顶级视图，包括如图7所示的多个可重配置处理单元1。示意性的，配置存储器30、局部解码器40和LUT存储器20都以平铺的形式表示。可重配置处理设备100进一步包括第一60和第二全局解码器70，分别用于选择可重配置处理单元1的行和列值。可重配置处理单元1的每一行与全局行地址线61a，61b，61c耦合，这些单元的每一列与全局列线71a，71b，71c耦合。第一60和第二全局解码器70分别与全局地址总线A_Y和A_X耦合。第一全局解码器60响应在全局地址总线A_Y上接收的信号，在全局行地址线61a，61b，61c上产生信号。第二全局解码器70响应在全局地址总线A_X上接收的信号，在全局列地址线71a，71b，71c上产生信号。可重配置处理单元1进一步与配置数据总线D_C以及局部地址总线A_L以及控制总线耦合，用于控制读和写(未示出)。

图8A和8B示意性地表示了图8中所示的两个实施例的实现。在图8A中，可重配置处理设备100的平铺1每一个与公共配置总线S_C耦合。这减小了连接的数目，但是具有一个缺点，即公共配置总线S_C的负载相对高。图8B表示了可重配置处理设备100′的可选实施例，其中平铺1′的每一列耦合至其自己的配置总线S_C1，S_C2，S_C3，S_C4。该实施例尤其适合具有大量I/O管脚的设备，或者用于非原始的嵌入式RL内核。

图9更加详细地表示平铺中与存储器单元的连接，尤其是那些在可重配置模式下所使用的。如图所示，解码器40的地址输入被连接到第一局部地址总线A_L。解码器40具有第一输出41，其耦合LUT至存储器20。在第一配置模式期间，数据被从配置数据总线D_C加载至由所述第一输出41选择的LUT存储器20的存储元件中。解码器40具有第二输出42，其通过开关50耦合至配置存储器30。在第二配置模式期间，数据从配置数据总线D_C加载至由所述第二输出42选择的配置存储器30的存储器单元。在第一配置模式期间，模式控制信号RD/WR_LUTg(或者，如果RL设备具有用于该设备所有列的LUT的单独读/写控制信号，则是RD/WR_LUTgi，或者，如果RL设备具有用于该设备所有行的LUT的单独读/写控制信号，则是RD/WR_LUTgj)被设置为逻辑高值。如果除了选择信号B被设置为高值，特定的LUT 20被设置在写使能模式中。选择信号B通过来自全局行地址线，例如61a，以及全局列地址线，例如71a的值的组合元件80产生，其对应于特定的可重配置单元1。在第二配置模式期间，模式控制信号RD/WR_CMg(或者，如果RL设备具有用于该设备所有列的所有配置存储器的单独读/写控制信号，则是RD/WR_CMgi，或者，如果RL设备具有用于该设备所有行的所有配置存储器的单独读/写控制信号，则是RD/WR_LUTgj)被设置为逻辑高值。如果除了选择信号B被设置为高值，特定的配置存储器单元i被设置在写使能模式值。在这种情况下，局部控制信号RD/WR_CMi假设逻辑值“1”。类似地，如果模式控制信号RD/WR_LUTgi为“1”，则LUT存储器20处于写使能模式，此外，选择信号B通过来自全局行地址线，例如61a，以及全局列地址线，例如71a的值的组合元件80产生，其对应于特定的可重配置处理单元1。在这种情况下，局部控制信号RD/WR_LUTi假设为值“1”。

注意，代替在配置模式的单独阶段中加载配置存储器30和查找表存储器20，这些存储器也能够同时被加载，假设配置数据总线足够宽并且可重配置设备包括足够数量的连接管脚。

图10示意性的表示可重配置设备100，具有多个平铺1以及通信网络90，包括平铺之间的“垂直线”90_V以及水平线90_H。图10A表示了几种方式，用于可重配置地将平铺1连接至通信网络90。图10A中所示的平铺1具有第一输入2a，2b，它们与通信网络90的信号线91，92连接。信号线91通过多路复用器13可控制地连接至输入2a，其由具有在配置存储器的第一存储单元中存储的值的第一控制信号控制。

平铺1的输出3通过输出端开关14可控制地耦合至信号线90。输出开关14由具有分别存储在配置存储器第二组存储单元中的值的第二控制信号控制。

通信网络的“垂直”和“水平”信号线90_V，90_H可以通过开关盒15相互可控制地耦合。开关盒15由具有存储在配置存储器第三组存储单元中的各个值的第三控制信号控制。

在图10A所示的实施例中，该设备进一步具有可控制的缓冲器16，用于将通信网络的信号线连接至全局网络。缓冲器16由具有配置存储器第四组存储单元确定的值的控制信号控制。

配置存储器不仅可以控制平铺之间的信号路由，还用于路由平铺内部的信号，如图10B所示。图10B表示了两个输出查找表20′。LUT20′的其中一个输出被选择为耦合至多路复用器17的单一输出，该多路复用器接收具有由配置存储器第五存储单元确定的值的选择信号。

图11示意性的表示了根据本发明在操作模式下设备中的信号流。在该模式下，解码器40的第二输出42与配置存储器30的选择输入去耦合，并且配置存储器30持续地保持在读使能状态中。配置存储器30的数据输出33耦合至数据流控制元件的控制输入，例如，输入多路复用器43用于从“水平”信号线90_H中选择解码器40的地址信号。在输出41，提供给LUT存储器20的被解码地址导致在存储器输出23处的一个或多个输出值被传输至垂直总线90_V。另一方面，LUT存储器20也能够用作另一个配置中的数据存储器。在这样的配置中，数据通过次级数据输入24、25，可以从垂直总线90_V或者水平总线90_H写入存储器。

存储器单元与通信网络的通信在图12，12A，12B，12C中有更详细的表示。

图12中，解码器40的地址输入A1，...，A3耦合至第一多路复用器43，它由选择信号B控制。例如，该第一多路复用器43从局部地址总线A_L，或者从与通信网络90耦合的第二多路复用器44，它是由配置存储器30控制的，来选择解码器40的地址输入，例如A3。由解码器40寻址的查找表20具有第一数据输入，其与第三多路复器26耦合，它选择来自配置数据总线D_C的信号，或者来自与通信网络90耦合的第四多路复用器28的信号。第三多路复用器26由局部信号RD/WR_LUTi控制。第四多路复用器28由配置存储器30控制。第五多路复用器27从信号RD/WR_LUTgi(或者RD/WR_LUTgj或者RD/WR_LUTg)和与通信网络90耦合的第六多路复用器29的输出中，选择用于LUT 20的写使能信号。第五多路复用器27也由局部信号RD/WR_LUTi控制。第六多路复用器29(也见图12A)由配置存储器30控制。在第一配置模式期间，第三多路复用器26选择来自配置数据总线D_C的信号，并且写使能信号由信号RD/WR_LUTgi控制，从而LUT 20可以被加载以LUT数据。在操作模式期间，当数据输入和LUT 20的读写控制信号耦合至通信网络90时，LUT可以被用作LUT保持在读使能模式。可选地，存储器单元20可以用作RAM设备，其中来自通信网络90的数据可以通过多路复用器28和26和存储器单元20路由，并且能够被存储在由解码器40选择的存储器单元20的位置中。

图12B表示配置平面100A中可重配置设备100的组织，包括配置存储器30和配置控制RD/WR_LUTgi，RD/WR_CMgi，A_L和数据线D_C以及路由平面100B，其包括数据流控制元件和路由网络90_H，90_V。

图12C更详细的表示通过可控制开关14，LUT 20的输出23与通信网络90(的例如水平总线90_H)的连接。

存储器单元20例如可以被配置为逻辑元件。在图13中有所表示，其中存储器单元20(右半部分)作为4输入与门(图的左半部分)的功能。在本例中，存储器单元20被加载以LUT数据，该数据表示配置模式期间逻辑元件的逻辑功能，并且在设备的操作模式期间保持读使能。

而存储器单元20(在图的右半部分表示)能够以SRAM(左半部分)实现，如图14所示。这需要存储器单元20具有一个或多个耦合至通信网络的数据输入24。而且在操作模式期间，R/W控制线应当是动态可控制的。

所阐述的发明的保护范围不仅限于此处的实施例。权利要求中的参考标记也不作为对本发明保护范围的限制。“包括”一词并不排除权利要求提及的以外的其它部分。元件之前的“一个”一词不排除这些元件为多个。形成本发明个部分的装置可以通过专门的硬件实现，也可以通过可编程的通用处理器的形式实现。本发明存在于每一个新特征或者特征的组合中。