用以在写入存储器阵列时偏压选择和未选择阵列线的方法与装置

摘要

本发明提供一种无源元件存储器阵列，其优选把选定的X线偏压至由外部接收的VPP电压、且把选定Y线偏压至接地。将未选定的Y线优选地偏压至VPP减第一偏移电压，且将未选定的X线偏压至第二偏移电压(相对于接地)。第一和第二偏移电压优选地是相同、且具有约0.5至2伏特的数值。该VPP电压依赖所使用的存储器单元技术，且优选落于5至20伏特的范围内。该区域另外需要芯片上VPP产生器，且节省被此产生器所消耗的能量。另外，集成电路的操作温度在编程操作期间会减少，其进一步减少功率发散。当使存储器阵列放电时，层间的电容优选先被放电，然后层面被放电至接地。

说明书

技术领域

本发明涉及半导体存储器阵列，且特别涉及三维无源元件存储器阵列。

背景技术

合并无源元件存储器阵列的集成电路因阵列中的多数泄漏路径、和把元件传导性编程所需的高电压，而需要高电压和高电流编程电压源。泄漏电流代表在编程期间，此种电路的功率发散的显著部分。针对这种电路在写入时的缩减泄漏电流、和选定存储器单元的较快写入时间，需要有改善的性能。

发明内容

一种经改善的无源元件存储器阵列把未选择的X线偏压至一电压、且把未选定的Y线偏压至另一电压，其两者都具有小于编程电压的数值。在优选实施例中，四个电压电平被施于阵列、针对写入模式来把阵列偏压：1)施于选定的X线的编程(VPP)电压；2)施于未选定Y线、等于VPP减第一偏移电压的稍微较低电压；3)施加未选定X线的等于第二偏移电压(相对于接地)的电压；及4)施于选定的Y线的接地参考电压。第一和第二偏移电压优选是相同、且具有约0.5至2伏特的数值。V_PP电压依赖所使用的存储器单元技术，且优选地落在5至20伏特的范围内。

个别偏压电压在选定X线和选定Y线被驱动、把编程电压VPP置于选定存储器单元内前，优选地施于未选定的X线和未选定的Y线。结果，阵列中的未选定X线和Y线在选定的X线被驱动前、即已被偏压，且选定的X线的上升时间(如在从接地或接地以上的偏移电压过渡到VPP期间)可更快地完成。通过阵列中的未选定存储器单元的泄漏电流现在由偏压电压源来提供，且不再由流过选定的X线和Y线的电流来提供。结果，流过选定X线和Y线的电流幅度更低，且因选定X线和Y线的分布电阻、而导致较小电压降。针对外加于选定的存储器单元的所需编程电压，VPP电压因其的较大部分实际达到选定的存储器单元、而无需十分大。

存储器单元编程所需的高电压源可由一V_PP产生器在芯片上产生，有时被实施为电荷泵浦(pump)电路。然而，由此芯片上电路来产生具足够电流能力、来支持未选定存储器单元的泄漏电流的编程电压源所需的芯片面积很大。替换地，提供V_PP编程电压的外部电源，其缩减芯片上V_PP产生器所需的面积、且节省由此产生器所消耗的能量。另外，集成电路的操作温度在编程操作期间会减少，且减少通过反向偏压未选定存储器单元的泄漏电流。结果，整个功率消耗被缩减得、比只由去除V_PP产生器电路所达到的节省更多。

通过去除V_PP产生器，针对V_PP的较高值可使用于相同半导体程序，其允许更快的编程。替换地，针对需要来把特定存储器单元技术编程的给定电压，半导体技术的整体电压需求可以宽松。这在各种芯片上结构间的间隔可以缩短时，允许集成电路面积的更大节省。优选地，自外部电压源接收的编程电压是传送遍及芯片中的最高电压，且其他偏压电压可从其他外部电压源来接收、或使用芯片上电路来产生。

当使存储器阵列放电时，层间(即在相邻层面上的存储器阵列线路之间)的电容、特别是从未选定的Y线到相邻未选定的X线的显著电容，优选地通过把其X线和Y线驱动至近似相同电压、而先被放电。阵列线然后可安全地放电至接地，不把阵列线耦合在低于接地的相邻层面上、且潜在地发生使CMOS锁住的情况。

发明特别适用于具有作为存储器元件的反熔丝和串联二极管的无源元件阵列，但也适用于其他无源元件存储器阵列。还提供其他优选实施例，且在此描述的各个优选实施例可单独或彼此组合地来使用。

附图说明

通过参考附图、对那些本领域的技术人员来说，可更好地理解本发明，且其多数目的、特性及优点将变得明显。在不同附图中使用相同参考标号来表示类似或相同项目。

图1是无源元件存储器阵列的电气构造图，其描写通过未选定存储器单元的泄漏电流；

图2是进一步描写图1显示的通过未选定存储器单元的泄漏电流的简化的电气构造图；

图3是描写在无源元件存储器阵列中的选定的X线的时序图；

图4是无源元件存储器阵列的电气构造图，其之未选定线路是依据本发明的实施例来偏压；

图5是描写通过在如图4来偏压的存储器阵列中的未选定存储器单元的泄漏电流的简化电气构造图；

图6是描写通过在如图4来偏压的存储器阵列的简化电气构造图，指出相关来选出针对各种偏压电压的有利值的阵列参数；

图7是描写图6所写的两不参数的图；

图8是说明在写入到阵列内的数个不同存储器单元时，各种存储器阵列线的适合电压波形的时序图；

图9是说明在各个不同层面上的阵列线的优选偏压的一个三维度存储器阵列的简化电气构造图；

图10是在写入操作期间、沿着相同选定X线的两同时选定存储器单元的无源元件存储器阵列的电气构造图；

图11是在写入操作期间、沿着相同选定Y线的两同时选定存储器单元的无源元件存储器阵列的电气构造图；

图12是描写通过反向偏压存储器单元的泄漏电流为温度的函数的图；

图13是使用于本发明的一个方面的偏压产生电路的电气构造图；

图14是说明在各个不同层面上的阵列线的优选偏压的一个8MB三维度存储器阵列的简化电气构造图；

图15是代表在把如图14所示的偏压的一个三维度存储器阵列放电时、可能发生的负耦合的简化电气构造图；

图16是代表图15所示的两存储器层面的电压波形的波形图；

图17是依据本发明的一个方面的放电电路的电气构造图；

图18是代表图17所示的各个电路节点的电压波形的波形图；

图19是依据本发明的一个方面的放电电路的电气构造图；及

图20是依据本发明的一个方面的存储器阵列和支持电路的功能方块图。

具体实施方式

对于无源元件存储器阵列，一高电压V_PP(也不同地已知为和在此描述为V_P或V_PROG)被施于存储器阵列内的一存储器单元，来把该存储器单元的传导度编程。例如，在操作的一写入模式中，可将字组线提升至到一正电压、且一个位元线可保持于接地。需要把V_PP应用到只有一个选定的存储器单元，但不施加到也连接于选定的字组线和位元线的其他存储器单元。

现在请参考图1，显示了存储器阵列100，其利用无源元件存储器单元。各无源元件存储器单元一般是具有与状态改变元件串联、一起连接于M条可能X线(即字组线)中的一条和N条可能Y线(即位元线)中的一条间的转向元件(steering element)的两端子存储器单元。在存储器单元内的这两元件可在编程前都呈现。替换地，给定存储器单元内的转向元件可在对存储器单元编程期间来形成。适合的状态改变元件包括那些具有电阻的明显改变者(包括熔丝和反熔丝两者)。其状态改变元件是反熔丝的存储器单元可称为反熔丝存储器单元，而其状态改变元件是熔丝的存储器单元可称为熔丝存储器单元。

特定的反熔丝存储器单元112被显示连接在选定的X线104和选定的Y线124间。为了把存储器单元112编程，将选定的X线104由X线选择器102内的驱动器108、来耦合至编程电压源V_PP。此编程电压源的幅度依赖合并于存储器阵列100内的特定存储器单元技术的结构，而可为5至20伏特。该选定的Y线124是由Y线选择器122内的驱动器128来耦合至接地，因此把大致整个V_PP电压施于存储器单元112，这使反熔丝“爆开”、且突然变得具有极大的传导性。此增加的传导性导致已编程的电流I_P(标示为132)通过现在已编程存储器单元112而自V_PP源流至接地。该已编程的电流I_P的幅度可经常达到100微安培。

当存储器单元112被编程时，其余M-1条未选定的X线106(如由显示为一断开开关的编程驱动器110所代表)被X线选择器102来“浮接”。同样地，该N-1条未选定的Y线126也被浮接，如由Y线选择器122内、也显示为一断开开关的驱动器130所代表。然而，明显泄漏路径存在与通过存储器单元112的编程电流并联，且泄漏电流潜在地流通遍布整个存储器阵列100。存储器单元114代表连接至选定的X线104(也称为“半选定”存储器单元)的其他存储器单元。电流134通过每个这样的存储器单元114从选定的X线104流到特定存储器单元的对应Y线。简单地考虑流入未选定Y线140的电流134。反向偏压存储器单元118(即在存储器单元内、被反向偏压的转向元件)在未选定Y线140和未选定X线142间提供泄漏路径。流过此特定泄漏路径的电流被标示为136。流到未选定的X线142上的任何电流将通过存储器单元116、而传导至选定Y线124，其由Y线驱动器128来接地。通过存储器阵列100的其余者的泄漏电流，在实际上所有其他存储器单元已编程时为最高。在此情形中，存储器单元114、存储器单元118、和存储器单元116假定已编程为相当小的正向电阻。迄今描述的泄漏电流路径的幅度被反向偏压的存储器单元118所限，然而存储器单元114和存储器单元116都被正向偏压、且不怎么限制流过其中的电流的幅度。因为存储器单元114代表连接至选定X线的所有其他存储器单元，故有多达N-1个这种“半选定”存储器单元，其各把来自选定X线104的某一定量的电流传导到其对应的未选定的Y线。因为存储器单元118代表那些连接于未选定的Y线和未选定的X线间的存储器单元，故有(M-1)×(N-1)个这种存储器单元。同样地，存储器单元116代表那些连接于未选定的X线和选定的Y线间的存储器单元，故有类似于存储器单元116的M-1个这种“半选定”存储器单元。

流过各种存储器单元的电流的简化构造表示被显示于图2。当在把选定的存储器单元112编程期间来记录来自编程电压源V_PP的电流时，编程的电流I_P通过选定的存储器单元112自选定的X线104流到(被接地的)选定的Y线124。另外，有效串联电路由阵列的其余者来形成，其包括与(M-1)×(N-1)个反向偏压存储器单元(类似于存储器单元118)的并联组合来串联、与M-1个正向偏压存储器单元(类似于存储器单元116)的并联组合来串联的N-1个正向偏压存储器单元(类似于存储器单元114)的并联组合。使用针对M和N、实际可能遭遇的数值，存储器阵列100可易于具有1.024条X线和1,024条Y线(即M＝N＝1024)。结果，除了已编程的电流外、编程电压源V_PP必须支持的泄漏电流，是流过具有已编程的反熔丝的一百万个反向偏压存储器单元的泄漏电流。此可为相对于编程的电流本身的明显量的电流。

泄漏电流134实际为通过沿着选定的X线104来间隔的N-1个半选定存储器单元114的分布电流，且因分布的X线电阻142而导致沿着选定的X线的电压降。同样地，泄漏电流138也为通过沿着选定的Y线124来间隔的N-1个半选定存储器单元116的分布电流，且因分布的Y线电阻144而导致沿着选定的Y线124的相似电压降。结果，发展于选定的存储器单元112的电压可能明显低于V_PP电压(相对于接地)，特别是在选定的存储器单元是在其相关联的X线相对于X线编程驱动器102的远端时、且也在选定的存储器单元是在其相关联的Y线相对于Y线选择器122(即Y线编程驱动器)的远端时，若需要特定的编程电流132、把选定的存储器单元来编程，则更大电流可能实际需要来自V_PP电压源、且流入选定的X线。

流过未选定的存储器单元的电流也使写入性能很缓慢。此部份是由于如上述在选定存储器单元内产生的降级电压，和在单元内的编程电压的即使很小减少所需的增加编程时间。另外，在阵列中可能有事先编程存储器单元的图形，其使各种未选定的Y线即使选定的字组线已上升至V_PP、仍保持于十分低的电压，而其他未选定的Y线在选定的X线自接地驱动至V_PP时会上升、通过事先编程至低电阻状态的未选定的存储器单元来充电。并非所有未选定的Y线和X线由泄漏路径电流来上升至相同电压，因为泄漏路径电流依赖半选定单元是否已编程至低电阻。一些图形、例如在沿着选定Y线的所有半选定单元已被编程、但沿着选定X线则没有一个半选定单元已被编程时，使未选定Y线电压接近接地电压、且因此可能一些半选定单元曝露于接近V_PP电平的电压，并因制造和材料上的改变、而有错误编程的危险。

其他图形、例如在沿着选定的X线的所有半选定单元已被编程、但沿着选定的Y线则没有一个半选定单元已被编程时，使未选定的Y线电压在选定X线自接地驱动至V_PP时、被向上驱动。未选定线路的此充电自V_PP供应源抢走可用电流，且增加于选定存储器单元产生稳态编程电压所需的时间。此效应简单地说明于图3，其显示在把选定的存储器单元编程时、针对一选定的X线的典型波形。选定的X线于约10-50μs的之间期间内被驱动得高，其间在存储器阵列内的未选定线路也被充电或偏压。只有在选定X线电压达到V_PP电平(由于X线和Y线的分布电阻，通常稍小于实际达到选定的存储器单元的V_PP电平)，在选定存储器单元内的电压被维持在预定编程时间内、来完成存储器单元的写入。

现在请参考图4，依据本发明的存储器阵列160被显示成适于操作的写入模式的简化形式。X线选择器162提供个别的驱动器电路(如驱动器164、166)，用来把各个别X线连接至编程电压V_PP或未选定的X线偏压电压V_UXL。同样地，Y线选择器172提供个别驱动器电路(如驱动器174、176)，用来把各个别Y线连接至接地参考电压V_PP或未选定Y线偏压电压U_UYL。

如前地，一个特定的反熔丝存储器单元112被显示连接在选定的X线104和选定的Y线124间。为了把存储器单元112编程，该选定的X线104由驱动器164来耦合至编程电压V_PP，且选定的Y线124由驱动器174来耦合至接地，因此把大致整个V_PP电压施于选定存储器单元112。一旦被编程，存储器单元变得更加具有传导性，其导致已编程的电流I_P(标示为132)通过现在已编程的存储器单元112自V_PP电压源流到接地。已编程的电流I_P的幅度经常达到100微安培。这种编程电压源的幅度依赖合并到存储器阵列100内的特定存储器单元技术的结构，而可为5至20伏特。

当存储器单元112被编程时，其余M-1条未选定的X线106由驱动器166来连接至V_UXL电压，且N-1条未选定的Y线由驱动器176来连接于V_UYL电压。此偏压配置的简化构造表示、和流过各种存储器单元的所产生的电流显示于图2。如前地，已编程的电流I_P由编程电压源V_PP来提供，且沿着选定的X线104、通过选定的存储器单元112、且然后通过选定的Y线124来流动到接地参考电压。同样地，有效串联电路由阵列的其余者来形成在选定的X线104和选定的Y线124间，其包括N-1个正向偏压存储器单元114的并联组合、与(M-1)×(N-1)个反向偏压存储器单元118的并联组合来串联、与M-1个正向偏压存储器单元的并联组合来串联。

然而，在此配置中，未选定的Y线(UYL)偏压电压V_UYL被施于具有等于V_PP电压减第一偏移电压V_OFFSET1的数值的未选定的Y线，且未选定X线(UXL)偏压电压V_UXL被施于具有等于第一偏移电压V_OFFSET2(相对于接地)的数值的选定的X线。若V_OFFSET1和V_OFFSET2数值被小心选择，则受通过具有已编程反熔丝的(M-1)×(N-1)个反向偏压存储器单元118的泄漏电流大幅影响的阵列中的泄漏电流、现在主要由自V_UYL偏压电压源流到V_UXL偏压电压源的电流来支持，而非由自V_PP电压源流到接地的电流。特别上，整个阵列泄漏电流优选来自V_UYL偏压电压源(标示为182)、沿着未选定的Y线126、通过未选定存储器单元118、沿着未选定的X线106、而流到V_UXL偏压电压源(标示为184)。结果，整个阵列泄漏电流不再由V_PP编程电压源来供应。沿着选定的X线和Y线有较小电压降，且实际到达、且施于选定存储器单元的V_PP电压更多。

对于许多目前实施的反熔丝存储器单元，反熔丝单元的击穿电压依赖反熔丝层面的厚度、而范围自约5伏特至20伏特。至少和反熔丝击穿电压一样高的电压必须由V_PP电压来提供，且自阳极到阴极(即正向偏压)施于选定的存储器单元。在一例示实施例中，10伏特的V_PP电压被使用于特定的反熔丝存储器单元技术。未选定的Y线偏压电压V_UYL可等于8伏特，且未选定的X线偏压电压V_UXL可等于2伏特。结果，6伏特的反向偏压电压被施于未选定的存储器单元118，而2伏特的正向偏压电压被施于半选定存储器单元114和半选定存储器单元116。

因为未选定的Y线优选在选定的X线被驱动至V_PP前、即被偏压至V_PP减0.5至2伏特的偏移电压的电压，故选定的X线看到更小的泄漏电流134、且朝向V_PP来较快上升。除了沿着选定的X线的IR降(由于分布电阻142)小于事先达成者外，且施于要编程的存储器单元的电压较接近V_PP。施于X线的编程电压V_PP一般稍高于存储器单元处所需来产生编程的电压。期望使编程电压V_PP不高于所需者，因为大且高的功率充电泵浦可在芯片上产生V_PP。同时，半导体处理需求在编程所需的高电压无需十分高时较少。替换地，对于施加到电路的给定的V_PP，较大比例的此电压实际达到选定的存储器单元，且编程时间因把反熔丝存储器单元编程所需的时间、随着跨于存储器单元的电压上的增加而减少，故会缩减。

同样地，通过在选定的Y线124上的半选定单元116、有至未选定X线106的泄漏路径。该未选定的X线优选在把选定的Y线从事先未选定偏压电压拉至接地前，即偏压于相对于接地的自0.5至2.0伏特的偏移电压。选定的Y线的电压无需把多数未选定的X线放电地快速下降，且沿着选定的Y线的IR降大幅缩减。

把阵列中的未选定线路如所述地偏压的另一优点是在半选定的存储器单元(即“元件”)上的错误编程的缩减可能性。跨于半选定单元114的电压被限于第一偏移电压V_OFFSET1，且跨于半选定单元116的电压受限于第二偏移电压V_OFFSET2，独立于在存储器单元上、已沿着选定的X线和选定的Y线而事先编程的图型。因此，半选定单元无意中被编程的危险被大幅缩减。

这些优点在对两偏移电压V_OFFSET1和V_OFFSET2的宽幅范围数值内实现。无需使偏移电压小至，在写入期间如针对0.5伏特偏移可能发生、自选定线路流动的可忽略泄漏电流(针对其中，半选定单元被偏压于小于其正向二极管电压)。各偏移电压的优选数值被选择，来平衡在通过半选定存储器单元(如上述地)的泄漏电流的缩减、对在未选定Y线和未选定的X线间的阵列中的极大数目的反向偏压二极管(即“未选定单元”)上的电压的缩减间的交替使用。期望来缩减在反向偏压存储器单元上的电压应力，以缩减“秘密路径”泄漏电流、和避免在这些反向偏压单元中的反熔丝的可靠度考虑。优选地通过选择各偏移电压的数值、使得通过个别半选定存储器单元的泄漏电流约为编程电流的一半，来达成此平衡。

用来选择V_OFFSET1和V_OFFSET2的优选值的结果考虑图6和7地更详细来描述。为了易于描述，两偏移电压被假定数值相等(且描写为V_CLAMP)，虽然这不一定必要。现在请参考图6，第一偏移电压V_OFFSET1被选择至少大得足以使半选定存储器单元114内的二极管开始来导通。特别地，在一个二极管导通时，其差分电阻降为(1/I)。对于约1.0伏特的V_OFFSET1值，二极管电阻R_DIODE大致等于选定的X线和Y线的线电阻R_LINE(针对例示存储器阵列尺度)。超过该数值，在提升V_OFFSET1上因约一半的V_OFFSET1电压呈现跨于二极管(即V_DI电压跨于半选定存储器单元114)、且通常增加达到选定的存储器单元112的实际编程电压V_POP，而仍然有利。另一半的V_OFFSET1电压掉落于选定的X线电阻、且恰好增加对编程电压V_PP的输入电压需求。不期望需要任何高于所需的V_PP电压，因为半导体装置的电压限制和伴随的可靠度考虑。但一些额外V_OFFSET1是合理的。

现在请参考图7，其显示跨于半选定存储器单元114和116的电压降V_DI、以及沿着选定X线和Y线的电压降两者的图。跨于半选定的存储器单元114和半选定存储器单元116两者的电压降总和(即“2V_DI”)被图绘为标示190的曲线。沿着选定的X线104和选定的Y线124两者的电压降总和(即“2IR”)被图绘为标示192的曲线。可以相信，高达0.5伏特的IR降是可接受设计区，对于典型二极管(标示为点194)。在此点，跨于线电阻的增量电压降的斜率为跨于二极管的增量电压降的斜率的四倍，且在箝制电压中的变得更高上只有一点增益。因此，针对V_OFFSET1和V_OFFSET2的优选范围是从约0.5至约20伏特，且更佳地从约1.0至约1.75伏特。

现在请参考图8，其显示一时序图，来说明在写入存储器阵列内的六个不同存储器单元时、针对X线和Y线的适合波形。于时隙200，存储器阵列被保持在所有线条都接地的非主动状态。在如此偏压时、不发生读取或写入。在时隙201，阵列通过把所有X线(虽然这里只显示三条)都驱动至未选定的X线偏压电压(如V_OFFSET2)、且通过把所有Y线(虽然这里只显示两条)都驱动至未选定的Y线偏压电压(如V_PP-V_OFFSET1)，而采入写入待机(或写入闲置)情况。然后，在时隙202，单条X线X-LINE1(X-线1)被驱动至V_PP电压，且单条Y线Y-LINE1(Y-线1)被驱动至接地、由此来选择耦合于X-LINE1和Y-LINE1间的存储器单元，且若此情况中的偏压充分地长、由此来把此选定的存储器单元编程。

时隙203和204顺序通过两其他X线，来把都耦合至Y-LINE1的两额外存储器单元编程。Y-LINE1电压在各种X线被定序时、可保持于接地，或Y-LINE1电压可回到各时隙(由点线指出的)间的未选定Y线偏压电压。时隙205、206和207顺序通过相同三条X线、但不同Y线把三个额外存储器单元编程。在时隙208，存储器阵列被采用回到写入待机情况，其中所有线条都“未选定”、且偏压于个别未选定偏压电压。最后，在时隙209，阵列被放电且回到非主动状态。使用来完成此序列的特定电路被提供于下。

迄今的描述建议具有单一平面(或层次)的存储器单元、使一层X线在存储器单元上方(或下方)、和一层Y线相反地在存储器单元下方(或上方)的两维存储器阵列。在具有多重平面的存储器单元的有利三维存储器阵列中，特定层的X线被连接至存储器单元、在X线层下方和上方(除了可能的最后X线层外)，且不同层的Y线连接于存储器单元、在Y线层下方和上方。换言之，与特定存储器平面内的存储器单元相关联的X线、也与在相邻于特定存储器平面(若呈现)的存储器平面内的其他存储器单元相关联，且与特定存储器平面内的存储器单元相关联的Y线、也与在相邻于特定存储器平面(若呈现)的存储器平面内的其他存储器单元相关联。在这种阵列结构内的存储器单元利用垂直“二极管堆叠”，其可为背对背二极管堆叠或串链二极管堆叠。

在具有一个平面的存储器单元的存储器阵列中，未选定的存储器单元(即通过反向偏压二极管的“秘密路径”)的数目是如上述的(M-1)×(N-1)。对于M等于N的大型存储器阵列，此数目可想成等于N²。在具有超过存储器平面的存储器单元的三维存储器阵列中，有多层未选定的X线和未选定的Y线，且秘密路径的数目如进一步描述于下地、是2N²、3N²或甚至4N²。因此，本发明的未选定线偏压在具有超过平面的存储器单元的三维存储器阵列中特别有价值。

图9说明具有追踪泄漏和秘密路径、且显示哪些层被偏压来得到较快X线上升时间、和缩减错误编程的八存储器平面(即一个8层背对背二极管堆叠)的三维存储器阵列的偏压。九交替层的阵列线(即X线和Y线)被设置于八存储器平面，如此阵列线层在各存储器平面上方和下方。最低阵列线层被标示Y1，表示在第1层上的Y线。第二层被标示X2，表示在第2层上的X线，及依此类推。在第Y9层上的各个别Y线被电气地连接到第Y1层上的对应Y线。其他实施例可使用串链二极管堆叠，如描述在由Bendik Kleveland等人所著的“并有串链二极管堆叠的三维存储器阵列”，其在同一天被申请。

第X4层上的选定的X线220被偏压于V_PP，且选定的Y线225被偏压于接地参考电压，来把耦合于其间、在X4Y3存储器平面内的选定的存储器单元(未显示)编程。与选定的存储器平面相关联的未选定X线221被偏压于V_OFFSET2，且与选定的存储器平面相关联的未选定的Y线223被偏压于V_PP-V_OFFSET1，如用两维阵列。“秘密路径”电流226通过(M-1)×(N-1)个未选定存储器单元、自未选定的Y线223流到未选定的X线221。

对称等效电路结构也呈现在第X4层上方，且结果第Y5层上的未选定Y线222也偏压于V_PP-V_OFFSET1。这些未选定Y线222是与相邻于选定存储器平面的存储器平面相关联、但不与选定存储器平面相关联。“秘密路径”电流227通过(M-1)×(N-1)个未选定存储器单元、自未选定Y线222流到未选定X线221。另外，对称等效电路结构也呈现在第Y3层下方，且结果第X2层上的未选定的X线224也偏压于V_OFFSET2。这些未选定X线224是与相邻于选定存储器平面的存储器平面相关联、但不与选定的存储器平面相关联。“秘密路径”电流228通过(M)×(N-1)个未选定存储器单元、自未选定Y线223流到未选定X线224。

在此一个三维存储器阵列中，可能使一些未选定X线和未选定Y线的层面浮接。例如，第X6层不与相邻于选定存储器平面的存储器平面内的存储器单元相关联，且优选留成浮接。同样地，第Y7层不与在选定的存储器平面内或在相邻于选定存储器平面的存储器平面内的存储器单元相关联，且因此在第Y7层内的未选定Y线(即第Y7层的所有Y线)也优选留成浮接。不与在选定存储器平面内或在相邻于选定存储器平面的存储器平面内的存储器单元相关联的各个未选定X线或Y线，优选被留成浮接。如在此使用地，“浮接”节点可耦合至一个或更多其他节点，但不耦合于偏压源。

在替换的实施例中，在所有层面上的未选定的X线和Y线可分别偏压至V_OFFSET2和V_PP-V_OFFSET1，且仍可达成在选定的X线和选定的Y线上的较低泄漏电流的优点(如在选定的存储器单元上达成的较高编程电压、在选定的X线上的较快上升时间、等等)。然而，每个这样的存储器平面提供通过N×M个未选定存储器单元的额外秘密路径电流，且此泄漏电流必须由偏压电压源来提供。当使用此偏压技术时，秘密路径电流有利地流过对成千或更多的未选定线路的连接。此电流产生可忽略的IR降。现有方法因为此秘密路径电流只流过一条选定X线和选定Y线，而在选定X线和Y线中遭受大的IR降。

上面描述可被采用来建议，只有一个存储器单元针对存储器阵列中的编程来同时被选择。然而，上述未选定线路的偏压在多个存储器单元被同时写入的集成电路中更有帮助。若沿着选定的X线的多个存储器单元被同时写入(看图10，这里与第二选定Y线相关联的元件被标示类似于第一选定Y线，但在标号指定后有一“撇号”)，X线必须提供高达通过要编程的单元数目的电流总和的编程电流，使得编程的第一单元不防碍其他单元的编程。来自选定X线的泄漏电流(没有施于未选定线路的偏压)是由(M-1)×(N-2)个反向偏压未选定存储器单元118来决定。因此，缩减来自选定X线的泄漏电流可能比在一次只写入一个单元时更有帮助。针对此多个单元编程情形的V_OFFSET1电压的优选值是在约0.5至1.5伏特的范围内。同样地，若沿着选定的Y线的多个存储器单元被同时写入(看图11，其中与第二选定X线相关联的元件被标示类似于第一选定X线，但在标号指定后有一“撇号”)，Y线必须降低(sink)高达通过要编程的单元数目的电流总和的编程电流，使得编程的第一单元不防碍其他单元的编程。来自选定Y线的泄漏电流(没有施于未选定线路的偏压)是由(M-2)×(N-1)个反向偏压未选定存储器单元118来决定。针对此多个单元编程情形的V_OFFSET2电压的优选值是也在约0.5至1.5伏特的范围内。

当一优选实施例可利用大致等于V_OFFSET2电压的V_OFFSET1电压时，这并不必需的。两数值可针对给定情形来独立地被最佳化。再者，当优选来使用针对各偏移电压的非零数值时，任一个可设定为零(基本上一起消除偏移量)，且该电路仍从在此的教导来获利。例如，该V_OFFSET2电压可设定为零，且未选定的X线都偏压于接地。未选定Y线仍可偏压于V_PP-V_OFFSET1，且达成在泄漏电流上的缩减、和在选定的X线的上升时间上的改善。如前述地，存储器构成可易于组配来反转连接在X线和Y线间的存储器单元的极性和方向性、且反转X线和Y线的电压。例如，存储器单元的阳极和阴极端子可以背对背二极管堆叠配置来分别耦合至Y线和X线、而非X线和Y线。再者，X线可耦合于在X线上方的存储器平面内的存储器单元的阳极端子，但被耦合至在X线下方的存储器平面内的存储器单元的阴极端子，下面将更详细地描述。同样，通过使用语词X线(或字组线)和Y线(或位元线)不意含特别需要的组织结构，对于在此的教导、可由熟知该技术者来应用于多样的阵列组织。

编程电压的外部源

对于无源元件存储器阵列，需要高电压源来把存储器单元传导度编程，但高电压源因编程电流的幅度、和也因阵列中的多数泄漏路径，而必须也能够提供该的编程电流。此电压可由有时经常实施为电荷泵浦电路的V_PP产生器来在芯片上产生。然而，由此芯片上电路来产生编程电压源所需的芯片面积很大。若取代地，由外部源的V_PP编程电压来提供，则有几个优点。第一，由芯片上V_PP产生器所需的面积被节省，且由此产生器所消耗的功率也被节省。但另外，集成电路在编程操作期间的操作温度因集成电路发散较少功率而也减少。此较低操作温度因通过反向偏压未选定存储器单元的泄漏电流(针对给定偏压电压)也减少，而针对缩减编程时间极为有利。结果，整个功率消耗比由去除V_PP产生器电路所达成的节省、可大幅缩减。

与标准媒体格式相容的存储器装置可被设置，其因充分高的电压在此环境中不呈现在芯片上、而不致无意地写入。存储器阵列中所编程的数据被保护，且装置可使用在播放模式。在期望能够把数据写入终端使用者装置中时，可能不期望此配置。但此配置在终端使用者要求较低成本装置来播放诸如传统视频和音乐储存产品的预记录数据时是有用的。当此装置被编程时，它能够用更低的电压来读取，如在1.5伏特至3.3伏特间的传统CMOS技术电压电平。因此，在读取时施于X线和Y线的电压低得即使重复地存取，存储器单元仍没有被改变的危险。存储器阵列中所编程的数据被保护，且装置可使用在符合某些工业标准、没有高电压供应的设备中的播放模式。

而另一优点是通过去除V_PP产生器电路来实现的。必须设计一种半导体过程以通常有一些余量度来可靠地承受传送遍布集成电路上的最高电压和电流。当电荷泵浦式电路被实施时，通常有某些电路节点必须上升到更高于产生器电路的期望输出电压的电压，且半导体过程必须承受这些较高电压。除了产生器电路的改变性和其抽吸特性外，通常把最高可达成V_PP电压限制成几伏特低于半导体技术的电压限度。但若接收来自外部(芯片外)源的高电压，则V_PP电压可较接近半导体技术的电压限度。因为把反熔丝存储器单元编程的时间随着编程电压上的伏特改变，而典型上减少十或更多的因数，故可完成更快的编程。替换地，对于将特定存储器单元技术编程所需的给定电压，半导体技术的整体电压需求可放宽。这在各种芯片上结构间的间隔可缩减时，可允许集成电路面积上的更大节省。优选地，自外部电压源所接收的编程电压是传送遍布芯片的最高电压。

在优选实施例中，这些优点是通过提供部分来自外部电压源、且部分由芯片上电路的高电压偏压来实现。高电压偏压在写入高密度三维反熔丝存储器阵列时，因通过作为存储器单元中高度不对称转向元件的较差质量的反向偏压二极管，而易于抽取约一至数毫安培的电流。通过去除所需的芯片上V_PP电压产生器，约60％的写入功率可自芯片去除、且发散于芯片外电路。惊讶地，这将导致芯片上写入功率的90％或更多的缩减、和芯片的操作温度的对应明显缩减。图12描写针对跨于二极管的给定偏压电压，通过反向偏压二极管(对应于未选定存储器单元)、为温度的函数的泄漏电流。当可于图中看到的，较冷温度导致明显较少二极管泄漏电流。针对典型的集成电路包装，泄漏电流下降到少于其原来值的四分之一。因此，芯片上写入功率可易于下降至原来功率的10％、而非只有40％。

图13显示接收在写入(即编程)操作期间被使用为针对选定X线的高电压供应源、且指示为选定X线电压V_SXL的外部提供的V_PP(标示为V_PROG)的优选偏压产生电路250。电路250也包括含有V_REF偏压电路258、放大器电路262、和P通道串联通过晶体管264的电压调节器电路。此电压调节器电路产生针对未选定的Y线、具有等于低于V_PP电压的特定偏移电压的数值的V_UYL偏压电压。即使大电流可能流过晶体管264，功率发散仍因跨于晶体管264下降的电压典型上只有约一伏特而不致过度。若V_PROG电压和期望的V_UYL电压间的偏移电压导致晶体管264中太多功率发散，则替换实施例接收第二外部提供的电压源V_UYL+，其幅度上比V_PROG低、但充分高于期望的V_UYL来允许串联调节器的适当工作。

V_REF偏压电路258和放大器电路262是由V_PROG电压源来激励。V_REF偏压电路258产生V_REF参考电压，其被耦合至放大器电路262的反相输入。V_UYL电压被耦合于放大器电路262的非反相输入，以在放大器输出上产生用于串联通过晶体管264的栅极控制信号。

在读取模式中，高电压V_PROG电压不被外部地提供至集成电路，且V_REF偏压电路258和放大器电路262两者都由致能(enable)信号READ(其优选地、但不必须，在读取模式期间为低)为止能(disable)。V_REF偏压电路258和放大器电路262两者被实施，使得自V_PROG至接地的所有电流路径在电路被止能时被中断，使用技术中熟知的许多技术的任一个。读取偏压电压V_READ由偏压电路274来产生，且在读取操作期间，此V_READ电压由被READ致能信号开关的个别N通道晶体管268和270，来耦合至V_SXL节点276和V_UYL输出节点278。

所显示电路在读取模式期间，避免自P扩散至N井区的正向偏压、和自V_PROG节点至接地的泄漏电流。在电路实施中来避免这些损害需要特别留意，因为V_PROG电压(或V_SXL电压)不总是芯片上的最高电压。在读取模式中，V_PROG节点不被驱动至高电压，且无需超过芯片的常规V_DD电源供应电压(多数V_DD供应电路自其来激励)。事实上，在读取模式中选定的X线和未选定的Y线上所期望的电压优选是彼此相等，且优选在约1.5至2.5伏特的数值。因此，X线(如字组线)上的未选定存储器单元不产生到未选定Y线(如位元线)的泄漏电流。

如图13指出地，V_PROG电压也是PMOS晶体管264的N井区的偏压。在写入模式中，该V_PROG电压优选是传送遍布芯片的最高电压，因此在串联调节器电路中、没有P扩散区超过到这些电路的供应电压。在操作的读取模式中，V_PROG节点不连接至外部高电压。而是，V_PROG节点被连接于来自芯片上读取偏压产生器274的V_READ电压。此V_READ电压非芯片上的最高电压。然而，P区仍不正向偏压。因为V_READ电压被连接至晶体管264的源极和漏极两者，故晶体管264的P型源和漏区、及N井都在相同电压。在读取模式中，晶体管264上的栅极电压因没有电流流过晶体管264(因为其源极和漏极已连接于相同电压)，而不重要。在优选实施例中，V_READ电压的期望值充分低于V_DD电压，使得晶体管268和270可实施为常规N通道晶体管、或低临界电压N沟道晶体管，且适当地把V_READ电压耦合至V_SXL输出节点276和V_UYL输出节点278两者。通过使用MOS实施例、而非CMOS实施例(即NMOS和PMOS晶体管两者)，确定没有对N井的P区正向偏压。

在利用外部提供的V_UYL+电压的替换实施例中，有两个耦合于芯片的外部高电压供应源。该V_PROG电压优选在V_UYL+电压前或与其同时来施于芯片，使得V_PROG电压即使在打开电源期间、仍总是两外部电压的较高者。晶体管264的N井的连接至V_PROG电压，确定其P型源和漏区在写入模式期间、不正向偏压至其N井区。

在其他实施例中，额外的外部电压输入可有利地使用，来提供其他偏压电压、且进一步缩减功率发散。

存储器阵列线的安全放电

在稠密三维存储器阵列中，阵列内有彼此堆叠其上的许多层X线和Y线。有效地写入和读取此存储器阵列，优选涉及只把层面总数的子组集内的未选定线路偏压，使其余层面浮接于未受控制电压(如上述地，特别关于图9)。主动地偏压于电压的层面中，一般地任何一层被偏压于与其相邻层面不同的电压。

现在请参考图14，考虑由八个单独垂直堆叠的1M位元存储器平面组构的一个1M位元组存储器阵列。最低层阵列线被假定是位元线，且此层被据此标示B1。次一层是字组线，且标示W2。层面交替于位元线层和字组线层间，高达第W8层。最上存储器平面是形成在第W8层和第九层位元线间，其每个分别连接于第B1层上的对应位元线(由点线指出地)。在此例中，假设在W6-B5平面中的存储器单元正被写入。一个W6字组线和一个B5位元线分别被驱动至9.5伏特和0伏特，来编程该存储器单元(如把逻辑0写入该单元)。所有其他未选定字组线和位元线如图14显示地来偏压。未选定的W6和W4字组线被偏压于1.0伏特，且未选定的B5和B7位元线被偏压于8.5伏特。通过耦合在8.5伏特和1.0伏特偏压电压间的反向偏压存储器单元产生有一泄漏路径。因此，其余层面被留成浮接。

因此，当可理解时，例如把存储器单元写在单一选定的存储器平面上，涉及把4层偏压、且把其余4层留成浮接。4个已偏压层是那些与选定存储器平面内的存储器单元相关联者，和那些与在相邻于选定存储器平面的存储器平面的存储器单元相关联者。在此文本中，相邻存储器平面是共用阵列线者，使得B1-W2存储器平面、即使这两存储器平面的存储器单元结构上由六个其他存储器平面来分开，仍相邻于B1(“B9”)-W8存储器平面。

因为在集成电路上的功率限制，存储器阵列无法任意地大。因此，优选使用多个1M位元组阵列(有时称为“子阵列”)来实施大于1M位元组的存储器容量。各阵列在致动时会发散功率，且因此可能在任何给定时间、只有阵列为主动。其他非主动阵列优选维持成零功率状态。例如，64M位元组存储器可具有六十四个1M位元组存储器阵列，在任何给定时间有1主动和63其余者非主动。所有未选定阵列的字组线和位元线优选维持于如接地的非主动电压、或非常接近接地的电压(一般再参考关于图8的描述)。此缩减功率发散，且确保在未选定存储器阵列内、没有存储器单元无意中被编程、或甚至压于适当电压。

图14指出的电压对应于写入待机状态中的存储器阵列。当阵列被驱动、自此写入待机状态到写入非主动状态时，各层上的电荷必须被放电至接地，来完成把各层电压驱动至接地。然而，在诸如无源元件存储器阵列的存储器阵列中，相邻层间的电容耦合因存储器单元电容、及在字组线和位元线本身间的相互连接耦合而很大。结果，当偏压位元线层(对于此例是B5和B7)自8.5伏特驱动至0伏特时(看图15)，它将明显地电容性耦合于相邻字组线层、且不可避免地迫使相邻字组线层低于接地(如显示于图16的)。此低于接地的偏出可能大得足以在字组线层下拉装置中引起锁住，其效果极有害。

可通过把层间的电容放电、使得其字组线和位元线被驱动或“平衡”于近乎相同电压，来避免低于接地的这种偏出。事先偏压的层面然后可不耦合低于接地的相邻层，来安全地放电至接地。

现在请参考图17，描写放电电路320。一组偏压节点UYL1、UXL2、UYL3、UXL4、UYL5、UXL6、UYL7、和UXL8把偏压电压提供至在写入模式期间，各对应层Y1、X2、Y3、X4、Y5、X6、Y7、X8的未选定线路所耦合者。针对各层的特定偏压电压依赖哪一个存储器平面被选择来写入，且因此依赖存储器阵列的结构、和选定的存储器单元(等)的地址。针对特定层面上的各X线的驱动器电路优选地被配置，来把未选定的X线耦合至传送在针对特定层面的未选定偏压电压节点UXLi(其中i＝2、4、6、或8)上的未选定偏压电压。X线驱动器电路也被配置，来把选定的X线耦合至传送在选定偏压节点(未显示)的选定偏压电压。同样地，针对特定层面上的各Y线的驱动器电路优选被配置，来把未选定的Y线耦合至传送在针对特定层面的未选定偏压电压节点UYLi(其中i＝1、3、5、或7)上的未选定偏压电压。Y线驱动器电路也被配置，来把选定的Y线耦合至接地参考电压。

晶体管304、305、和306被设置，来把针对未选定Y线(UYL1、UYL3、UYL5、和UYL7)的各四个偏压节点耦合在一起。晶体管307、308、和309被设置，来把针对未选定X线(UXL2、UXL4、UXL6、和UXL8)的各四个偏压节点耦合在一起。各个这些晶体管由传送在节点311上的CMN_SHORT信号来交替连接。另外，一组四个晶体管(如302)在由传送在节点310上的UXL_TO_UYL信号所交替连接时，把未选定的Y线偏压节点、四对地耦合至的一未选定的X线偏压节点。迄今的这些晶体管形成基本上把在各四个X线层上的所有X线、和在各四个Y线层上的所有Y线短路在一起的第一电路，其允许聚集系统来共同充电至共同电压，在X^*和Y^*(及W^*和B^*)偏压电压间的某处。由V_PROG电压激励的电平移变器312和313确保CMN_SHORT和UXL_TO_UYL控制信号的主动电平是高得足以把各种偏压电压完全平衡在一起。

放电电路320也包括把各八个未选定线路偏压节点放电的八个晶体管(如314)。这八个晶体管形成第二电路，以在由可于平衡已大致达成后被致能的PULLDOWN(下拉)信号所交替连接时，把所有未选定X线和Y线驱动至接地。这确保大的阵列电容的两端处在相同电压，因此把两端拉至接地将不迫使任何晶体管的源极和漏极低于接地。图18显示说明在以此方式、把存储器阵列放电时达成的电压的时序图。FLOAT(浮接)信号使偏压电压产生器把其个别输出(未显示)浮接，且把八个偏压电压节点平衡在一起。稍后，PULLDOWN信号把所有八个偏压节点放电至接地。

放电电路350的优选实施例被显示于图19，其使用较少晶体管来把所有八个偏压电压节点安全地放电。放电电路350也假定存储器阵列的优选“字组线优先”配置，来减少自阵列上方或下方的电路或相互连接布线的耦合至位元线层。第一组晶体管(其被标示352)在由DFLOAT信号来交替连接时，把针对所有八层的未选定偏压电压节点短路在一起。由VPROG电压激励的电平移变器356确保DFLOAT信号的主动电平是高得足以把各种偏压电压完全平衡在一起。第二组晶体管(其一被标示354)把针对X线的未选定偏压电压节点耦合至接地。针对Y线的未选定的偏压电压节点然后通过平衡晶体管352来接地。放电晶体管254优选耦合于X线偏压节点、而非Y线偏压节点，因为未选定的X线被偏压在比未选定的Y线低的电压。通过通过较低电压线、把较高电压线放电、且然后至接地，在FLOAT信号和PULLDOWN信号间的时序并不重要。事实上，两信号可不把线路耦合低于接地、来同时提供，因为Y线偏压节点只可与X线偏压节点一样快地来放电。

用任一电路，可使用简单时序脉波来提供在FLOAT信号和PULLDOWN信号间的延迟，来定时在开始把一或两组集节点放电前应发生的平衡量。替换地，可使用主动电路来监视一个或更多电压，来判定何时开始放电。例如，各X线/Y线层对组(即各W^*/B^*层对组)(共4个)可包括相关联的比较器，来检测何时其线路对组是在某一电压差值内、且然后提供READY信号。当所有四个READY信号是主动时，放电电路可被致动。此方法因简单脉波方法通常必须适应最差情况(最长)平衡需求，而可节省时间。

图20是说明依据本发明的一个方面的各种写入电路的集成电路400的功能方块图。为了易于描述写入相关的电路，数据路径和其他控制电路未被说明。该集成电路400包括针对此例被配置为1024×1024×8的存储器平面阵列的一个三维无源元件存储器阵列402。该阵列可想成在各8个存储器平面上具有1024列和1024行。一个列解码器405把一组地址解码，且产生在此例中编号1024的多条列选择线406。如在此使用的，此列解码器405应被广泛解释，且可包括各层次的前置解码器、电压电平移变器、和类似者。各列选择线406被传输到一个别的列驱动器电路(集中显示为列驱动器404)，其每个被配置以依据所选择的存储器单元来驱动一个别组的四条X线407、408、……、409。第一组的四条X线407包括在诸如X1、X3、X5、X7(假设在阵列中的“字组线第一和最后”的配置)的各四X线层上的一X线。在此情形中，未选定X线偏压节点UXL1控制第1层上的X线和第9层上的X线的未选定偏压电平。第五X线层X9优选被相同列驱动器电路来控制。替换实施例可加上第五列驱动器电路来控制第X9层。整个驱动器电路的面积会增加，但通过如此做、泄漏电流在最上或最底存储器层被选择时会减少。在此描述中，实际设在第X9层上的X线如第X1层般地被控制、且无需区别。描述只需参照四型的X线：X1、X3、X5、和X7。其他组的X线408、……、409同样地包括在各四X线层X1、X3、X5、和X7(及如X7线来控制的X9)上的X线。

X线电压控制电路420接收选定的X线电压V_SXL和未选定的X线电压V_UXL，且适当地操作这些电压来产生针对各四X线层的一个别对组合的偏压节点SXLi、UXLi。对于各个别X线层，个别偏压节点SXLi(标示为421)把个别电压传送到在个别层上的选定的X线应被驱动者，且个别偏压节点UXLi(标示为422)把个别电压传送到在个别层上的未选定的X线应被驱动者。对于各X线层，第一偏压节点SXLi把电压提供到在该层上的一选定X线应被驱动者，且第二偏压节点UXLi把电压提供到在该层上的未选定的X线应被驱动者。例如，SXL3偏压节点把针对选定的X线的期望电压传送到第X3层上。一组地址(或经类似解码的地址信息)也被X线电压控制电路420所接收，因为各种X线电压依赖所选择的存储器平面(且在集成电路400包括多于一阵列时，所选择的阵列)。

一个行解码器415把一组地址解码，且产生在此例中编号1024的多个行选择线416。如在此使用的，此行解码器415应被广泛解释，且可包括各层次的前置解码器、电压电平移变器和类似者。各行选择线416被传输到一个别的列驱动器电路(集中显示为行驱动器414)，其各被配置、依据所选择的存储器单元来驱动一个别组的四条Y线417、418、...、419。第一组的四条Y线417包括在诸如Y2、Y4、Y6、Y8的各四Y线层上的Y线。其他组的Y线418、...、419同样地包括在各四Y线层Y2、Y4、Y6和Y8上的Y线。

Y线电压控制电路423接收选定的Y线电压V_SYL(其针对此例是接地参考电压)和未选定的Y线电压V_UYL，且适当地操作这些电压来产生针对各四Y线层的一个别对组的节点SYLi、UYLi。对于各个别Y线层，个别偏压节点SYLi(标示为424)把个别电压传送到在个别层上的选定Y线应被驱动者，且个别偏压节点UYLi(标示为425)把个别电压传送到在个别层上的未选定Y线应被驱动者。对于各Y线层，第一偏压节点SYLi把电压提供到在该层上的未选定的Y线应被驱动者。一组地址(或经类似解码的地址信息)也被Y线电压控制电路423所接收，因为各种Y线电压依赖所选择的存储器平面(且在集成电路400包括多于一个阵列时，所选择的阵列)。

未选定的X线偏压节点UXLi 422和未选定的Y线偏压节点UYLi425也耦合至放电电路430(如上述的例示放电电路350)。当阵列402被采用成非主动状态时，提供FLOAT信号。当由X线电压控制电路420接收时，各种未选定X线偏压节点UXLi 422自V_UXL电压来解除耦合。替换地，V_UXL偏压电压源(即产生器)可由FLOAT信号来止能或关闭，把高阻抗提供于其输出上，且该FLOAT信号无需传送至X线电压控制电路420。

当所提供的FLOAT信号由Y线电压控制电路423来接收时，各种未选定Y线偏压节点UYLi 425自V_UYL电压来解除耦合。替换地，V_UYL偏压电压源(即产生器)可由FLOAT信号来止能或关闭，把高阻抗提供于其输出上，且FLOAT信号无需传送至Y线电压控制电路423。放电电路430优选地把未选定的X线偏压节点UXLi 422耦合至未选定的Y线偏压节点UYLi 425，且把它们的至少一些耦合至接地将阵列安全地放电。

在20图内的各种电路的相对位置被选择以使图式清楚，且不应被采用来意味在集成电路晶粒上的优选实际配置。再者，当示例的集成电路400在单一存储器阵列的文本中被描述时，优选集成电路存储器电路通常合并许多分立的存储器阵列，而非只有一个。

额外评论

在某些实施例中，存储器阵列可细分成多于一较小阵列(或“子阵列”)，因此缩减各X线和Y线的长度。结果，自X线和Y线的电升的电压降被缩减，其导致在编程期间跨于选定的存储器单元的较大电压差值。因为把存储器单元内的反熔丝编程的时间随着编程电压上的每伏特改变而快速减少(如以十或更多的因数)，使反熔丝的更快速编程为可能。

有利的三维阵列也可用“字组线第一和最后”配置(在最接近基体内的电路的阵列底部上的层字组线(或X线))，而非如在此变化描述的“位元线第一”配置来实施，来帮助缩减自通过阵列内的任何线路的耦合至位元线的最底层上和耦合至位元线的最上层上。

有利的无源元件存储器单元是把反熔丝和一个二极管串联组合为存储器单元的结构。

当发明已相对于上述实施例来广泛描述时，本发明无需受限于这些实施例。可根据在此设定的描述来做在此公开的实施例的改变和修正例，不致偏离发明的范畴和精神。特别是，即使优选实施例在无源元件存储器阵列的文本中被描述，本发明的教导相信也可有利地针对使用在如某些3端子存储器单元的其他类型的存储器单元。当某些实施例已在一个三维、可现场编程、写一次存储器阵列的文本中被描述时，应理解到此种阵列不一定需要。再者，上述实施例特别考虑来单独及在各种组合中来使用。据此，在此未描述的其他实施例、改变例和改善例不应排除在本发明的范畴之外。

根据此公开的教导，据期待熟知该技术者将易于实施本发明。在此提供的各种实施例的描述相信能提供本发明的充分洞察和细节，使熟知该技术者能实施本发明。虽然某些支持电路(诸如解码器、感测电路、多路复用器、输入/输出缓冲器等等)不特别描述，但这种电路是公知的，且在实施此发明的文本中，这种电路的特定改变例不提供特殊的好处。再者，据相信配备有此公开的教导，熟知该技术的人员将能够实施本发明，包括使用熟知电路技术且没有不当实验地来实施隐含的，但未在此特别描述的各种控制电路。

如在此使用地，无源元件存储器阵列包括各连接于相关联X线和相关联Y线间的多个2端子存储器单元。此存储器阵列可为平面的或可为具有多于一个平面存储器单元的一个三维阵列。各此存储器单元具有非线性传导度，其中反向(即自阴极到阳极)上的电流是低于正向上的电流。自阳极到阴极，大于编程电平的电压的施用改变存储器单元的传导度。传导度在存储器单元合并有熔丝技术时会减少，或在存储器单元并有反熔丝技术时会增加。无源元件存储器阵列不一定是一个可编程一次(即写一次)的存储器阵列。

优选地，存储器单元包含半导体材料。特别地，反熔丝存储器单元为优选。诸如MRAM和有机无源元件阵列的其他类型存储器阵列也可使用。MRAM(磁随机存取存储器)是根据如磁通道接面(MTJ)的磁性存储器元件。MRAM技术被描述在公布于2001 IEEE国际固态电路会议的技术论文的文摘中，ISSCC 2001/第7会期/技术指导：2001年2月6日的先进技术7.6，及ISSCC 2001视觉补充教材的第94-95、404-405页，由Peter K.Naji等人所著的“一种2556kb 3.0V ITIMTJ非依电性磁阻性RAM”中。某些无源元件存储器单元并有包括具有二极管类特性传导的至少一层，和随着电场的施加来改变传导度的至少一有机材料的有机材料层。包含诸如相变材料和非晶形固体的材料的存储器单元也可被使用。

字组线也可参照为列线或X线，且位元线可参照为行线或Y线。“字组”线和“位元”线间的区别对那些熟知该技术者至少含有两不同涵意。当读取存储器阵列时，由一些实施者来假设，字组线被“驱动”且位元线被“感测”。在此方面，X线(或字组线)经常连接至存储器单元的阳极端子，且Y线(或位元线)经常连接于存储器单元的阴极端子。第二，存储器组织(诸如数据总线宽度，在操作期间同时读取的位元数目等等)可能与观看与数据“位元”、而非数据“字组”更对齐的一组集的两阵列有一些关联。

所描述的实施例可显示被驱动至电压的选定字组线和被感测的选定位元线，及连接于字组线的存储器单元阳级端子和连接于位元线的阴极端子，但其他实施例被特别考虑。例如，在多层次存储器阵列中，相邻存储器平面可同样地来连接(如一背对背二极管堆叠存储器阵列)，或可把相邻平面(如串链二级管堆叠存储器阵列)中的存储器单元的方向来反转，使得阳极端子连接于位元线，且阴极端子连接至字组线。结果，X线、字组线和列线，及Y线、位元线和行线的在此指定是说明各种实施例但不应视为限制性，而是更一般的感觉。例如，感测电路在感测字组线，而非位元线上的电流时，可耦合于字组线，而非位元线，或可被使用于字组线和位元线两者。

X线的方向(各种图式中被水平地显示)、和Y线(被垂直地显示)只是方便来易于描述阵列中的两组交叉线。当X线通常垂直于Y线时，这不一定被此技术所隐含。再者，存储器阵列的字组和位元结构也可易于来反转，使Y线被构成为字组线、和X线构成为位元线。作为一额外例子，阵列的部分可对应于给定字组的不同输出位元。这种阵列结构和配置为本领域的技术人员所熟知，且发明意图理解多种这种改变。

在并有存储器阵列的集成电路通常把阵列细分成有时多数的较小阵列，有时也称为子阵列。如在此使用的，阵列是具有一般被解码器、驱动器、感测放大器、和输入/输出电路所打断的毗连字组和位元线的毗连组的存储器单元。包括存储器阵列的集成电路可具有一个阵列、多于一个的阵列、或甚至更多的阵列。

在某些文本中，写入“周期”可与写入“操作”同义。然而，当在存储器阵列或存储器装置的边界来观看时，单一的外部写入“周期”可实际上使数个内部写入“周期”或“操作”在存储器阵列层次来依序实施，各把数据写至不同组的存储器单元。除非文本如此要求，在此参照的写入周期是在阵列层次来实施的内部写入周期或操作。

关于在此使用的更一般技术，熟知本领域的技术的人员将理解到，数个表示式的任一个可同样适用于描述包括在电路内的各种信号和节点的电路的操作，不管逻辑信号或更一般的模拟信号的任何种类的信号采取在电路内的节点的电压电平(或对于一些电路技术的电路电平)的实体形式。可能正确地来思考传输在布线或总线上的信号。例如，可能把特定电路操作描述为“电路10的输出把节点11的电压朝向VDD来驱动，因此提供传输在节点11上的信号OUT”。此是一正确、虽然有些麻烦的表达。结果，是技术中熟知地来把此电路操作同样描述为“电路10把节点11驱动至高”，及“节点11由电路10来带高”，“电路10把OUT信号拉高”，和“电路10把OUT驱高”。用来描述电路操作的这种短捷片语是更有效率来传输电路操作的细节，特别是因为图式中的构造图清楚地使各种信号名称与对应电路方块和节点名称相关联。为了方便，传输CLK信号的未命名节点可称作为CLK节点。同样地，诸如“拉高”、“驱高”、和“充电”的短语除非另有区分，一般是同义，短语“拉低”、“驱低”、和“放电”也是。因此相信这些更简明描述表达的使用加强公开的清楚和教导。熟知该技术的人员将理解到，各个这些和其他类似短语可互相交换地使用来描述共同电路操作，且巧妙推论不应读入此描述内的变化用句。

作为一额外例子，逻辑信号具有主动电平和非主动电平(至少对于传统的二进位逻辑信号)，且主动和非主动电平有时也分别称为主动和非主动“状态”。针对有些逻辑信号的主动电平是高电平(即“主动高”)信号，且针对其他者是低电平(即“主动低”信号)。逻辑信号在驱动至主动电平时被“提供”或“致动”。相反地，逻辑信号在驱动至非主动电平时被“解除提供”或“解除动作”。高的逻辑电平经常参照为逻辑“1”，且低的逻辑电平经常参照为逻辑“0”(至少对于正数逻辑)。

经常地，逻辑信号以其电平是主动电平来传输的样式来命名。例如，CLKEN通常用来命名为主动高时钟致能信号，因为真实极性意含在名称中。相反地，CLKENB、/CLKEN、CLKEN#、CLKEN^*、CLKEN_L、CLKEN_C、或#CLKEN通常被用来命名为主动低时钟致能信号，因为指出互补极性的许多共同表达中的一个被使用在名称中。诸如真实和互补时钟线、及在行存储器阵列内的真实和互补位元线的互补对的信号或节点名称经常被命名来澄清两节点或信号的极性(如BL3T和BL3C；BL6_T和BL6_C)，且在其他例子中，只有互补极性可指出在名称中(如CLK和CLK#、或BL和BLB)。在其他情形中，两“互补性”信号都非主动在一个状态(如都非主动低)，且只有一个被驱动至主动电平来传输信号的极性。例如，两互补性地址线(如A2T和A2C)在周期的静态部分期间可都是非主动低。稍后，A2T被驱动高来表示所接收的地址A2是高(A2＝H)。替换地，A2C被驱动高来以表示所接收的地址为低(A2＝L)。熟知该技术的人员将理解到，这些和其他类似短语可使用来命名信号和节点。信号的构造图和伴随的描述在文本中应清楚。

晶体管可构思为具有控制在第一电流处理端子(或电流承载端子)、和第二电流处理端子间的电流流动的控制端子。在控制端子上的适当情况使电流流动来/往第一电流处理端子和往/来第二电流处理端子(针对第一和第二电流处理端子的典型操作电压)。在双极NPN晶体管中，第一电流处理端子可视为发射极，控制端子视为基极，且第二电流处理端子视为集电极。进入基极的一充分基极电流使集极至射极电流流动(对于典型集极至射极操作电压)。在一双极PNP晶体管中，第一电流处理端子可视为发射极，控制端子视为基极，且第二电流处理端子视为集电极。流出基极的充分基极电流使射极至集极电流流动(对于典型集极至射极操作电压)。

MOS晶体管可同样地构思为具有控制在第一电流处理端子(或电流承载端子)、和第二电流处理端子间的电流流动的控制端子。虽然MOS晶体管经常讨论为具有漏极、栅极、和源极，在多数这种装置中、漏极可与源极来互相交换。这是因为晶体管的布局和半导体处理是对称的(对于双极晶体管这并不成立)。针对N通道MOS晶体管，正常处于较高电压的电流处理端子通常称为漏极。正常处于较低电压的电流处理端子通常称为源极。栅极上的充分高电压(相对于源极电压)使电流因此自漏极流到源极(若漏极和源极的个别电压是不同)。对于加强型N通道装置，大于临界电压的正的栅极对源极电压(包括本体效应)即足够。在N通道MOS装置方程式中所参照的源极电压只参照于在任何给定时间点具有较低电压的电流处理端子。例如，双向CMOS传送闸的N通道装置的“源极”，依赖传送闸处在较低电压的那一端。为了反映多数N通道MOS晶体管的此对称性，控制端子可视为栅极、第一电流处理端子可视为“漏极/源极”、且第二电流处理端子可视为“源极/漏极”。此描述对于P通道MOS晶体管同样有效，因为在漏极和源极电压间的极性、和流于漏极和源极间的电流方向，不由此技术所隐含。替换地，电流处理端子可任意地视为“漏极”、且另一个视为“源极”，含有两者非不同、而可互相交换的含意。

关于电源供应器，使用来激励电路的单一正数电源供应电压(如一个2.5伏特电源供应器)经常被命名为“VDD”电源供应器。在集成电路中，晶体管和其他电路元件实际被连接于VDD端子或VDD节点，其然后操作地连接至VDD电源供应器。诸如“连至VDD”或“接至VDD”的短语的口语使用应被了解意味“连接至VDD节点”，其然后在使用集成电路期间、典型上操作地被连接、来实际接收VDD电源供应电压。

针对此单一电源供应电路的参考电压经常称为“VSS”。晶体管和其他电路元件实际被连接于VSS端子或一VSS节点，其然后在使用集成电路期间、操作地连接至VDD电源供应器。经常地，VSS端子被连接至一接地参考电位、或单纯地“接地”。描述由特定晶体管或电路(除非另有界定)来“接地”的节点意味与由晶体管和电路来“拉低”或“拉至接地”相同。

有些一般化，第一电源供应端子经常名为“VDD”，且第二电源供应端子经常名为“VSS”。两语词可出现即使用下标(如V_DD)或不使用下标。记录上，名称“V_DD”隐含连接至MOS晶体管的漏极的DC电压，且V_SS隐含连接至MOS晶体管的源极端子的DC电压。例如，旧式PMOS电路使用负数VDD电源供应器，而旧式NMOS电路使用正数VDD电源供应器。然而，共同用语经常忽略此传统，且除非另有界定、对更正数供应电压来使用VDD、对更负数(或接地)供应电压来使用VSS。把电路描述为用“VDD供应器”或“接地”来工作不一定意味该电路无法使用其他电源供应电位来工作。其他共同电源供应端子名称为“VCC”(来自双极电路的记录语词，且即使在与没有集极端子的MOS晶体管一起使用时、仍经常与一个+5伏特电源供应电压同义)，和“GND”或单纯地“接地”。

可使用连接方块的单一节点的术语来描述在此的方块图。然而，应理解到、在由文本需求时，此“节点”可实际代表用来传输差分信号的一对节点，或可代表用来承载数个相关信号、或用来承载形成数位字组的多个信号的多重分立布线(如总线)。

前面详细描述已只描述本发明的许多可能实施例的几个。因此，此详细描述意图通过说明、而非通过限制。可根据在此设定的描述、来做在此公开的实施例的改变例和修正例，不致偏离发明的范畴和精神。只有包括所有等效者的下列申请专利范围，来意图界定本发明的范畴。