矢量调制输出信号产生装置及矢量调制输出信号产生方法

摘要

本发明公开了基于具有同相分量和正交分量的基带信号、基带信号同相分量的第一LO信号和基带信号正交分量的第二LO信号产生矢量调制输出信号的装置，所述装置包括基带组合电路，所述基带组合电路设计用于将同相分量和正交分量组合以获得多个组合IQ信号。此外，所述装置包括多个混频器单元，基于组合IQ信号、第一LO信号和第二LO信号产生矢量调制输出信号。

说明书

技术领域

本发明的示例性实施例提供基于具有同相分量和正交分量的基带信号产生矢量调制输出信号的装置。本发明的更多示例性实施例提供产生所述矢量调制输出信号的方法。 

背景技术

矢量调制器用于将数字正交基带信号传输到射频载波。通过将由正交载波信号驱动的两个双平衡混频器的输出信号相加来形成调制射频输出信号。 

已知IQ调制器或者矢量调制器的功率效率较低，这是因为在调制期间固有地产生所谓共模信号，所述信号在差分信号通过输出处RF平衡非平衡转换器转换为单端信号期间可以得到抑制。共模信号消耗电流且未有助于调制信号的信息量。在这方面，图9示出基带信号I=Q的矢量调制器的输出信号，其中标记了共模信号。 

例如，在相同电流消耗的极性调制器的调制信号相位偏移90°的情况下，可实现增加3dB输出功率。 

共模信号也产生供应电压电压骤降。电压骤降调制发射器的DCO频率（DCO=数字控制振荡器）并经由第二谐波导致在具有频率w_lo±w_m（其中，w_lo为载波频率，w_m为调制频率）的输出频谱中的干扰信号。 

在数字矢量调制器中，将载波信号与数字基带信号混频的操作发生在数字驱动系统中。数字部分的二进制输出字将混频器阵列与可切换电流源切换。共模信号问题此外也存在于数字矢量调制器中。 

此外，矢量调制器缺点在于，已知数字矢量调制器中的正交混频必需两个DA转换器/混频器或者单元阵列（通常，基带信号同相分量的一个单元阵列以及基带信号正交相位分量的另一单元阵列）。因此，功率效率为相对低，这是因为由于在输出电流加倍情况下的正交混频，输出功率仅增加了3dB。 

发明内容

因此，本发明目的是提供更高效率矢量调制器的构思。 

这个目的通过根据独立权利要求1和22所述的装置以及根据独立专利权利要求24所述的方法来实现。 

本发明的示例性实施例提供基于具有同相分量和正交分量的基带信号、基带信号同相分量的第一LO信号（本地振荡器信号）和基带信号正交分量的第二LO信号产生矢量调制输出信号的装置。所述装置包括基带组合电路或者说基带复合电路（baseband combination circuit），所述基带组合电路设计用于将同相分量和正交分量组合以获得多个组合IQ信号。 

此外，所述装置包括多个混频器单元，所述多个混频器单元设计用于基于组合IQ信号、第一LO信号和第二LO信号产生矢量调制输出信号。 

根据更多示例性实施例，所述装置可此外包括时钟组合电路，所述时钟组合电路设计用于将第一LO信号和第二LO信号逻辑组合以获得占空比（在每个情况下）小于50%的多个组合时钟信号。所述多个混频器单元在这里可设计用于基于所述组合时钟信号产生矢量调制输出信号。 

本发明的更多示例性实施例提供基于具有差分同相分量和差分正交分量的基带信号、同相分量的第一差分LO信号和正交分量的第二差分LO信号产生差分矢量调制输出信号的装置，其中第一差分LO信号相对于第二差分LO信号相移。所述装置包括基带组合电路，所述基带组合电路设计用于将第一差分LO信号和第二差分LO信号逻辑组合以获得各具有25%占空比且相对于彼此移相的多个（组合）时钟信号，这样使得，在每一个时刻，除切换时刻外，（组合）时钟信号中最多一个为激活的。此外，所述装置包括基带组合电路，所述基带组合电路设计用于将同相分量子分量和正交分量子分量相加并将由加法产生的单比特信号相互逻辑组合以获得各具有多个单比特信号的多个组合IQ信号。此外，所述装置包括多个混频器单元，所述多个混频器单元设计用于，基于时钟信号以及组合IQ信号的单比特信号，提供多个第一电流并此外提供多个第二电流，这样使得差分矢量调制输出信号的第一子分量是基于混频器单元的第一电流的叠加，差分矢量调制输出信号的第二子分量是基于混频器单元的第二电流的叠加。此外，所述基带组合电路设计用于对由加法产生的单比特信号进行逻辑组合，使得除切换时刻外，在每一个时刻，多个混频器单元中每个混频器单元基于时钟信号以及组合IQ信号的单比特信号最多提供第一电流或者第二电流。 

本发明的更多示例性实施例提供产生矢量调制输出信号的方法。 

附图说明

下文参考附图详细描述本发明的示例性实施例，其中： 

图1a示出根据本发明的一个示例性实施例的装置的方块图； 

图1b示出根据本发明的另一示例性实施例的装置的方块图； 

图2a示出根据本发明的一个示例性实施例的矢量调制器的方块图； 

图2b示出根据本发明的另一示例性实施例的矢量调制器的方块图； 

图3示出根据本发明的另一示例性实施例的共模抑制矢量调制器的方块图； 

图4a至图4d示出诸如可用在本发明示例性实施例中的混频器单元的示意图； 

图5a示出根据本发明的另一示例性实施例的共模抑制矢量调制器的方块图； 

图5b示出诸如可用在图5a所示矢量调制器中的混频器单元的示意图； 

图6a至图6c示出诸如可出现在本发明示例性实施例中的信号波形实例； 

图7示出用于图示根据本发明的一个示例性实施例的矢量调制器的模拟输出特性的图表； 

图8示出根据本发明的一个示例性实施例的方法的流程图；以及 

图9示出不具备共模抑制的矢量调制器的示例性输出信号的图示。 

具体实施方式

在下文参考附图详细描述本发明示例性实施例之前，应当指出，具有相同功能的元件或者相同元件具有相同参考符号，且不重复描述具有相同参考符号的元件。具有相同参考符号的元件描述因此可相互交换。 

图1a示出基于具有同相分量103和正交分量105的基带信号、基带信号同相分量103的第一LO信号（本地振荡器信号）107和基带信号正 交分量105的第二LO信号109产生矢量调制输出信号101的装置100。装置100包括基带组合电路111，基带组合电路111设计用于将同相分量103和正交分量105组合以获得多个组合IQ信号113a-113n。此外，装置100包括多个混频器单元117a-117m，所述多个混频器单元117a-117m设计用于基于组合IQ信号113a-113n、第一LO信号107和第二LO信号109产生或者提供矢量调制输出信号101。 

例如，装置100可为矢量调制器。 

本发明示例性实施例的中心概念是，如果意在通过矢量调制器或者装置100调制的基带信号的同相分量103和正交分量105相互组合且只有由所述组合产生的信号（多个组合IQ信号113a-113n）被提供给混频器单元117a-117m以产生矢量调制输出信号101，那么可为矢量调制器提供更加高效（诸如，例如，更多电流节省）的概念。 

换言之，在本发明示例性实施例中，基带信号的同相分量103和正交分量105实际上在它们被提供给用于混频（例如，与LO信号107，109）的混频器单元之前组合。 

第一LO信号107和第二LO信号109可被指定为正交载波信号。本发明示例性实施例因此可用于将数字正交基带信号（具有同相分量103和正交分量105）传输到射频载波（具有第一LO信号107和第二LO信号109）。 

根据一些示例性实施例，通过数字组合可实现同相分量103和正交分量105的组合，这是因为（数字）基带信号到（模拟）矢量正交输出信号101的数模转换仅在混频器单元117a-117m中实现。换言之，装置100可设计用于接收具有同相分量103和正交分量105的基带信号作为数字信号或者作为多个数字信号并（通过数字组合）将这些接收的数字信号组合以 因此获得（数字）组合IQ信号113a-113n，基于所述组合IQ信号113a-113n，混频器单元117a-117m产生（模拟）矢量调制输出信号101。 

通过实际上在同相分量103与正交分量105馈送到用于混频的混频器单元117a-117m之前这些分量的组合可实现的是，首先，一个混频器阵列足以产生矢量调制输出信号101（因为不再需要同相分量103和正交分量105的单独混频器单元），其次，通过同相分量103和正交分量105的适当组合，可实现共模抑制，从而防止共模信号在装置100的输出116处切换（其中，例如，提供矢量调制输出信号101）。 

换言之，在（数字）矢量调制器的情况下，通过基带信号的同相分量103和正交分量105的（数字）逻辑组合或者（数字）组合，本发明示例性实施例使抑制矢量调制器的固有共模信号成为可能。因此，能够获得更高效率且避免所使用的DCO（数字控制振荡器）的重复调制。已经公认，在矢量调制器的情况下，干扰共模信号由以下事实产生：对于LO信号107、109以及矢量调制器的混频器单元中同相分量103和正交分量105的特定组合，多个分支同时导通，使得通过混频器单元同时提供两个电流，因为所述矢量调制器的差分构造，所述电流在所得输出信号101中再次相互抵消。根据所述电流再次相互抵消的事实，所述电流也不会有助于调制输出信号101的信息量。通过同相分量103与正交分量105的组合，本发明示例性实施例因此使所述状态首先不会出现在混频器单元117a-117m中成为可能，因此抑制干扰共模信号。因此，例如，混频器单元117a-117m可设计用于产生矢量调制输出信号101作为具有第一子分量和第二子分量的差分矢量调制输出信号101。在此情况下，例如通过从第二子分量减去第一子分量可产生差分矢量调制输出信号101。在此情况下，混频器单元117a-117m可设计用于提供差分矢量调制输出信号101，使得差分矢量调制输出信号101的第一子分量是基于混频器单元117a-117m的多个第一电流的叠加，差分矢量调制输出信号101的第二子分量是基于多个混频器单元117a-117m的第二电流的叠加。为了避免矢量调制输出信号101中的共 模信号，基带组合电路111然后可设计用于将同相分量103和正交分量105组合，使得（除切换时刻外）在每一个时刻，多个115混频器单元117a-117m中一个或者甚至每个混频器单元117a-117m最多提供第一电流或者第二电流，例如使得在任何时间点，由混频器单元提供的电流在差分矢量调制输出信号101中相互抵消。换言之，基带组合电路111可设计用于，甚至在通过同相分量103与正交分量105的组合将混频器单元117a-117m混频之前，抑制混频器单元117a-117m处产生的共模信号。由于这个过程，差分矢量调制输出信号101中没有信息量丢失，但是以此方式可显著降低混频器单元117a-117m的电流消耗。 

正如已经说明，同相分量103与正交分量105的组合此外可用于使用同相分量103和正交分量105的（共同）混频器阵列来提供矢量调制输出信号101。因此，与同相分量和正交分量在每个情况下使用专用混频器阵列的已知矢量调制器相比，电流源的一半可节省，这使得实施比迄今已知的矢量调制器明显更加高效的矢量调制器成为可能。 

这可例如通过混频器单元117a-117m的巧妙驱动成为可能。 

因此，装置100可包括例如另外时钟组合电路，所述时钟组合电路设计用于将第一LO信号和第二LO信号逻辑组合以产生混频器单元117a-117m的适当时钟信号。 

图1b在这方面示出图1a中通过所述时钟组合电路119另外扩展的装置100。时钟组合电路119设计用于将第一LO信号107和第二LO信号逻辑109组合以获得占空比小于50%的多个（组合）时钟信号121a-121j。此外，混频器单元117a-117m设计用于基于组合IQ信号113a-113n和时钟信号121a-121j产生矢量调制输出信号101。已经发现，如果利用（每个）占空比小于50%的时钟信号121a-121j驱动混频器单元117a-117m，那么同相分量103和正交分量105可使用共同混频器单元阵列。这使对于每个 单独组合IQ信号113a-113n，相应象限展示在基带星座图中以提供矢量调制输出信号101成为可能。 

因此，例如，时钟组合电路119可设计用于提供时钟信号121a-121j，使得后者（在所述时钟信号121a-121j之一的周期的±1%、±5%或者±10%的公差范围内）各具有25%占空比。换言之，时钟信号121a-121j对于周期内25%可为激活的（例如，逻辑1）且对于其余75%为非激活的（例如，逻辑0）。 

此外，时钟组合电路119可设计用于提供时钟信号121a-121j，使得后者相对于彼此相移，确切地说，使得（除切换时刻外）在每一个时刻，时钟信号121a-121j中最多一个为激活的。换言之，在本发明示例性实施例中，可利用多个时钟信号121a-121j驱动混频器单元117a-117m，使得（除切换时刻外）在每一个时刻，时钟信号121a-121j中最多一个为持续激活的。因此，特别是与利用占空比50%的时钟信号驱动混频器单元的系统相比，单个混频器单元（具有单个电流源）可既用于将同相分量103与相应时钟信号混频又用于将正交分量105与相应时钟信号混频可以成为可能。换言之，与已知矢量调制器相比，图1b所示的矢量调制器100利用占空比25%的正交载波信号121a-121j来操作。即，对于每个单独正交信号，相应象限展示在基带星座图中。根据一些示例性实施例，第一LO信号107可具有50%占空比，此外，第二LO信号109也可具有50%占空比。此外，第一LO信号107（其毕竟构成同相分量103的LO信号）和第二LO信号109（其毕竟构成正交分量105的LO信号）可相对于彼此相移（例如，90°）。 

根据一些示例性实施例，装置100可设计用于接收这两个LO信号107、109或者产生这两个LO信号107、109，其中装置100在后者情况下可具有可选振荡器电路123，所述振荡器电路123设计用于如上所述提供第一LO信号107和第二LO信号109。 

振荡器电路123可设计用于在每个情况下提供第一LO信号107和第二LO信号109两者作为未调制信号。 

根据一些示例性实施例，可彼此分开实现使用共同混频器单元混频同相分量103和正交分量105以及共模抑制的所述原理，在这种情况下，两者共同的是，同相分量103与正交分量105实际上在这些分量用于驱动混频器单元117a-117m之前组合。此外，这两个原理也可组合在单个矢量调制器中以获得具有最大效率（即，最大功率最小电流消耗）的矢量调制器。 

下文参考图2a、图2b和图3描述这两个原理，其中图2a和图2b所示的矢量调制器是基于同相分量103和正交分量105使用共同混频器单元阵列的原理，且这些矢量调制器中未产生共模抑制。图3示出图2b中的也通过共模抑制另外扩展的矢量调制器。 

因此，下文中，首先将参考图2a和图2b说明同相分量103和正交分量105使用共同混频器单元阵列或者使用共同电流源的原理，然后将参考图3说明共模抑制原理。 

图2a示出根据本发明示例性实施例的矢量调制器200，所述矢量调制器可实施为例如图1b所示装置100。 

装置200因此包括多个混频器单元117a-117m。此外，装置200包括时钟组合电路119和基带组合电路111，其中图2a中示出时钟组合电路119和基带组合电路111的可行实施。当然，根据更多示例性实施例，其它实施（例如，其它逻辑电路）也可行。 

此外，矢量调制器200包括振荡器电路123，正如已经提到，所述振荡器电路123为矢量调制器200的可选部分，这是因为通过外部振荡器电路也可提供第一LO信号107和第二LO信号109。 

从图2a可以看出，第一LO信号107为差分信号，其包括第一子分量107-1（LOI）和第二子分量107-2（LOIX）。此外，第二LO信号109也为差分信号，其包括第一子分量109-1（LOQ）和第二子分量109-2（LOQX）。换言之，振荡器电路123设计用于提供第一LO信号107作为具有第一子分量107-1和第二子分量107-2的差分信号，提供第二LO信号109作为具有第一子分量109-1和第二子分量109-2的差分信号。 

例如，通过从第一LO信号107的第二子分量107-2减去第一LO信号107的第一子分量107-1能够获得单端形式（single-ended version）（例如，相对于接地）。此外，通过从LO信号109的第二子分量109-2减去第二LO信号109的第一子分量109-1也能够获得第二LO信号109的单端形式。 

时钟组合电路119设计用于将第一LO信号107（更确切地说，第一LO信号107的子分量107-1、107-2）与第二LO信号109（更确切地说，与第二LO信号109的子分量109-1、109-2）逻辑组合以获得多个（组合）时钟信号121a-121d。如图2a所示，时钟组合电路119可设计用于依据第一逻辑组合125a将第一LO信号107的第一子分量107-1与第二LO信号109的第一子分量109-1逻辑组合以获得第一时钟信号121a（lo_iq）。此外，时钟组合电路119可设计用于依据第二逻辑组合125b将第一LO信号107的第二子分量107-2与第二LO信号109的第二子分量109-2逻辑组合以获得第二时钟信号121b（lo_ixqx）。此外，时钟组合电路119可设计用于依据第三逻辑组合125c将第一LO信号107的第一子分量107-1与第二LO信号109的第二子分量109-2逻辑组合以获得第三时钟信号121c（lo_iqx）。此外，时钟组合电路119可设计用于依据第四逻辑组合125d将第一LO信号107的第二子分量107-2与第二LO信号109的第一子分量109-1逻辑组合以获得第四时钟信号121d（lo_ixq）。 

换言之，时钟组合电路119可设计用于将LO信号107、109的每个子分量107-1、107-2、109-1、109-2与其它另一个LO信号107、109的每个子分量107-1、107-2、109-1、109-2逻辑组合以获得时钟信号121a-121d。 

从图2a可以看出，逻辑组合125a-125d在每个情况下可构成NOR组合（NORing）。根据更多示例性实施例，然而，也可通过AND组合取代NOR组合125a-125d。一般地，可使用不同LO信号的两个子分量的任何逻辑组合，这实现了所得（数字）输出信号仅对于用于所述逻辑组合的子分量的（逻辑）信号状态的（单个）特定组合为有效。 

正如上文已经描述，如果振荡器电路123设计用于提供占空比50%且相对于彼此相位移动90°的第一LO信号107和第二LO信号109，那么由逻辑组合125a-125d产生的（组合）时钟信号121a-121d具有25%占空比。由时钟组合电路119产生的时钟信号121a-121d可作为时钟驱动信号施加到多个混频器单元117a-117m中每个。例如，多个混频器单元117a-117m中每个可耦合至时钟组合电路119以接收由此产生的时钟信号121a-121d，以基于所述时钟信号121a-121d提供矢量调制输出信号101。下文将参考图4a至图4d描述多个混频器单元117a-117m与时钟信号121a-121d的可行电路互连。 

根据本发明更多示例性实施例，矢量调制器200或者装置200也可包括解码器127，所述解码器127设计用于将时钟信号121a-121d施加到多个混频器单元117a-117m或者为多个混频器单元117a-117m提供时钟信号121a-121d。在图2a所示矢量调制器200的情况下，正如已经描述的，能够使用单个混频器单元阵列产生矢量调制输出信号101。可以这样实施，首先通过提供占空比25%的时钟信号121a-121d，其次通过同相分量103与正交分量105借助于基带组合电路111的组合。因为，至于如何产生时钟信号121a-121d的可行实施，上文基于时钟组合电路119已经描述，所以下文中，基于基带组合电路111的可行实施，将描述可如何产生组合IQ 信号113a-113d，使得单个混频器单元阵列足以产生矢量调制输出信号101。 

从图2a可以看出，同相分量103也可为差分同相分量103或者具有至少一个差分同相分量。此外，正交分量105也可为差分正交分量105或者具有至少一个差分正交分量。因此，同相分量103可具有第一子分量103-1（I）和第二子分量103-2（IX），正交分量105可具有第一子分量105-1（Q）和第二子分量105-2（QX）。例如，通过从同相分量103的第二子分量103-2减去同相分量103的第一子分量103-1，可产生同相分量103的单端形式，例如，通过从正交分量105的第二子分量105-2减去正交分量105的第一子分量105-1可产生正交分量105的单端形式。 

基带组合电路111可设计用于（如图2a所示）接收同相分量103和正交分量105的这些单独子分量103-1、103-2、105-1、105-2，或者可设计用于（如仅参考图2b示出）从同相分量103和正交分量105判定这些单独子分量103-1、103-2、105-1、105-2。 

基带组合电路111可设计用于（例如，通过数字整流器129a-129d）对同相分量103和正交分量105的子分量103-1、103-2、105-1、105-2进行整流（或者幅值分量判定）。所述步骤可为可选且根据更多示例性实施例也可省略；因此，所述步骤在下文中将不详细讨论。此外，然而，基带组合电路111也设计用于将同相分量103和正交分量105的子分量103-1、103-2、105-1、105-2相加以获得组合IQ信号113a-113d。 

在图2a所示实例中，基带组合电路111将每个接收的数字基带信号（或者每个子分量103-1、103-2、105-1、105-2）与正交信号的正交分量相加。 

在此情况下，基带组合电路111设计用于依据第一加法131a，将同相分量103的第一子分量103-1与正交分量105的第一子分量105-1相加 以获得由第一加法131a所产生的第一组合IQ信号113a（bb_iq）。此外，基带组合电路111设计用于依据第二加法131b，将同相分量103的第二子分量103-2与正交分量105的第二子分量105-2相加以获得由第二加法131b获得的第二组合IQ信号113b（bb_ixqx）。此外，基带组合电路111设计用于依据第三加法131c，将同相分量103的第二子分量103-2与正交分量105的第一子分量105-1相加以获得由第三加法131c产生的第三组合IQ信号113c（bb_ixq）。此外，基带组合电路111设计用于依据第四加法131d，将同相分量103的第一子分量103-1与正交分量105的第二子分量105-2相加以获得由第四加法131d产生的第四组合IQ信号113d（bb_iqx）。 

在此情况下，可执行进位相加131a-131d。因此，例如，同相分量103和正交分量105的每个子分量103-1、103-2、105-1、105-2可具有预定位宽，因此，每个子分量103-1、103-2、105-1、105-2也可具有多个单比特信号，所述多个单比特信号也通过加法131a-131d（考虑可能的进位）相加。以逻辑一致方式，所得组合IQ信号113a-113d然后也各具有多个单比特信号，所述多个单比特信号可例如用作多个混频器单元117a-117m的驱动信号，或者基于所述多个单比特信号，（例如，通过解码器127）产生多个混频器单元117a-117m的驱动信号。 

换言之，组合IQ信号113a-113d的其中一个的单比特信号可形成或者预定义多个混频器单元中一个混频器单元117a-117m的驱动信号。 

利用时钟信号121a-121d以及组合IQ信号113a-113d的单比特信号驱动多个117a-117m的巧妙选择，使得根据正交载波信号的符号，通过逻辑组合，（同相分量103和正交分量105的子分量103-1、103-2、105-1、105-2）的整流数字正交基带信号的和或差可能转接到矢量调制器200的RF输出端116，其中，在RF输出端116处提供矢量调制输出信号101。然后在矢量调制器200的所述RF输出端116处产生（原始载波信号，例如第一LO信号107的）RF信号的调制边带。根据更多示例性实施例，矢量调制器200的正交路径甚至可关闭，使得多个混频器单元（可形成矢量调制器200 的所谓RF-DAC）在窄带调制方法中可在极性调制器模式中操作。在所述极性调制器模式中，振荡器电路123可此外设计用于至少提供第一LO信号107作为相位调制信号。 

在相位调制方法中，诸如例如GMSK，基带信号（同相分量103和正交分量105）可被编程为恒定值，使得矢量调制器200作为放大器操作。 

对于图2a所示的单个单元阵列矢量调制器200，所需DAC/混频器单元数目减半且芯片中电流和面积消耗以及噪声相应减少。此外，外部SAW滤波器可省略，并且此外由于模拟信号处理被移动到数字部分中，所以使用CMO技术，电路可扩展。总之，图2a示出具有一个单元阵列（从混频器单元117a-117m形成）的矢量调制器200的方块图，其中含有基带组合电路111中的数字基带信号103、105和时钟组合电路119中数字信号或者LO信号或者载波信号107、109逻辑组合。此外，可实施与图2a所示逻辑电路不同类型的其它逻辑电路。 

混频器单元117a-117m可例如耦合至矢量调制器200的RF平衡非平衡转换器133，在RF平衡非平衡转换器133处，由混频器单元117a-117m提供的电流被叠加，因此形成所产生的矢量调制输出信号101。如所述的，也可选择与图2a所示逻辑组合不同的逻辑组合以判定时钟信号121a-121d和组合IQ信号113a-113d。 

在这方面，图2b示出根据本发明另一示例性实施例的矢量调制器200’。图2b所示矢量调制器200’与图2a所示矢量调制器200不同之处在于，矢量调制器200’的时钟组合电路和矢量调制器200’的基带组合电路111的实施方式不同，这些电路的基本功能在图2a所示矢量调制器200和图2b所示矢量调制器200’中保持相同。 

矢量调制器200’的时钟组合电路119与图2a所示矢量调制器200的时钟组合电路119不同之处在于，逻辑NOR组合125a-125d已经由逻辑 AND组合135a-135d取代。NOR组合125a-125d由AND组合135a-135d的取代（假设如图2a所述也提供LO信号107、109（即，占空比50%且相位移动90°））对于时钟组合电路119的基本原理不会改变，因为时钟信号121a-121d仍具有25%占空比且相对于彼此相移，这样使得除切换时刻外，在每一个时刻，时钟信号121a-121d中最多一个为激活的。 

此外，如图2b所示基带组合电路111的实施与如图2a所示基带组合电路111的实施不同之处在于，在图2b中，基带组合电路111设计用于以第一幅值分量137-1和第一符号分量137-2的形式接收同相分量103，其中第一幅值分量137-1描述同相分量103的幅值，第一符号分量137-2描述同相分量103的符号。类似地，基带组合电路111此外设计用于以第二幅值分量139-1和第二符号分量139-2的形式接收正交分量105，其中第二幅值分量139-1描述正交分量105的幅值，第二符号分量139-2描述正交分量105的符号。基于幅值分量137-1、139-1和符号分量137-2、139-2，基带组合电路111可设计用于将在每个情况下的同相分量103和正交分量105转换为差分分量以获得同相分量103的第一子分量103-1和第二子分量103-2且获得正交分量105的第一子分量105-1和第二子分量105-2。 

在此情况下，基带组合电路111可设计用于依据第一AND组合141a，将第一幅值分量137-1与第一符号分量137-2逻辑组合以获得同相分量103的第一子分量103-1。此外，基带组合电路111可设计用于依据第二AND组合141b，将第一幅值分量137-1与第一符号分量137-2的否定形式或者说取反形式（negated version）逻辑组合组合以获得同相分量103的第二子分量103-2。此外，基带组合电路111可设计用于依据第三AND组合141c，将第二幅值分量139-1与第二符号分量139-2逻辑组合组合以获得正交分量105的第一子分量105-1。此外，基带组合电路111可设计用于依据第四AND组合141d，将第二幅值分量139-1与第二符号分量139-2的否定形式逻辑组合组合以获得正交分量105的第二子分量105-2。幅值分量137-1、139-1和符号分量137-2、139-2都可各具有多个比特或者比 特信号，因此，可以在比特级的层次上，实现AND组合141a-141d，其中具有相同有效比特的比特总是相互逻辑组合。 

如上所述，如图2a和图2b所示，通过同相分量103和正交分量105的LO信号107、109的组合可实现的是，一个（单个）混频器单元阵列足以提供矢量调制输出信号101。此外，最初已经描述，本发明示例性实施例此外使得，通过组合同相分量103和正交分量105，可抑制不会有助于矢量调制输出信号101的信息量的干扰共模信号。这将在下文中基于图3所示矢量调制器300描述。图3所示的矢量调制器300是基于图2b中矢量调制器200’且通过共模抑制已被额外地扩展。根据更多示例性实施例，同样可在使用占空比50%的时钟信号的矢量调制器的情况下，进行所述共模抑制。 

图3所示矢量调制器300与图2b所示矢量调制器200’不同之处在于，矢量调制器300的基带组合电路111’通过与矢量调制器200’的基带组合电路111有关的共模抑制被额外地扩展。如图3所示基带组合电路111’因此实施为构成图1a和图1b所示基带组合电路111的另一可行的实施。 

正如已经描述的，同相分量103和正交分量105的子分量103-1、103-2、105-1、105-2可各具有多个单比特信号，所述多个单比特信号通过加法131a-131d相互相加，使得多个单比特信号在每个情况下由加法131a-131d产生。基带组合电路111’设计用于将由加法131a-131d产生的这些单比特信号相互逻辑组合以获得组合IQ信号113a-113d，使得如果组合IQ信号113a-113d的单比特信号被用作混频器单元117a-117m的驱动信号，那么不会有共模分量被转接到矢量调制器300的输出端116。 

因此，正如已经说明，混频器单元117a-117m可设计用于产生矢量调制输出信号101作为具有第一子分量101-1和第二子分量101-2的差分矢量调制输出信号101。此外，混频器单元117a-117m可设计用于提供差分矢量调制输出信号101，使得差分矢量调制输出信号101的第一子分量 101-1是基于混频器单元117a-117m的多个第一电流的叠加，差分矢量调制输出信号101的第二子分量101-2是基于混频器单元117a-117m的多个第二电流的叠加。为了使共模抑制成为可能，在此情况下，基带组合电路111’可设计用于（通过加法131a-131d和共模抑制）将同相分量103和正交分量105组合，使得（除切换时刻外）在每一个时刻，多个混频器单元117a-117m中一个混频器单元117a-117m最多提供第一电流或者第二电流，例如，使得在任何时间点，由混频器单元117a-117m提供的电流在所产生差分矢量调制输出信号101中相互抵消。 

从图3可以看出，在此情况下，基带组合电路111’可设计用于，将由第一加法131a（第一次）产生的单比特信号与由第二相加131b产生的单比特信号逻辑组合（依据第一AND组合301a）以获得具有多个单比特信号的第一组合IQ信号113a。此外，基带组合电路111’可设计用于，将由第一加法131a（第二次）产生的单比特信号与由第二加法131b产生的单比特信号逻辑组合（依据第二AND组合301b）以获得具有多个单比特信号的第二组合IQ信号113b。此外，基带组合电路111’可设计用于，将由第三加法131c（第一次）产生的单比特信号与由第四相加131d产生的单比特信号逻辑组合（依据第三AND组合301c）以获得具有多个单比特信号的第三组合IQ信号113c。此外，基带组合电路111’可设计用于，将由第三加法131c（第二次）产生的单比特信号与由第四加法131d产生的单比特信号逻辑组合（依据第四AND组合301d）以获得具有多个单比特信号的第四组合IQ信号113d。 

在此情况下，基带组合电路111’可设计用于，在AND组合301a-301d中将只有由加法131a-131d产生且具有相同有效比特的单比特信号逻辑组合或者组合。在图3所示实例中，基带组合电路111’设计用于，基于由第一加法131a产生的比特信号的非否定形式以及由第二加法131b产生的单比特信号的否定形式进行第一AND组合301a。此外，基带组合电路111’设计用于基于由第一加法131a产生的比特信号的否定形式以及由第二加 法131b产生的单比特信号的非否定形式进行第二AND组合301b。此外，基带组合电路111’设计用于，基于由第三加法131c产生的比特信号的非否定形式以及由第四相加131d产生的单比特信号的否定形式进行第三AND组合301c。此外，基带组合电路111’设计用于，基于由第三加法131c产生的比特信号的否定形式以及由第四加法131d产生的单比特信号的非否定形式进行第四AND组合301d。 

正如已经说明，由基带组合电路111’产生的组合IQ信号113a-113d的单比特信号可直接施加到混频器单元117a-117m的驱动输入端，并且形成有，例如混频器单元117a-117m的驱动信号，或者可由图3所示解码器127接收和评估，且解码器127可设计用于基于这些接收组合IQ信号113a-113d提供混频器单元117a-117m的驱动信号。 

总之，图3示出装置300，所述装置基于具有差分同相分量103和差分正交分量105的基带信号、同相分量的第一差分LO信号107以及相对于第一差分LO信号107移相的正交分量的第二差分LO信号109，产生差分矢量调制输出信号101。装置300包括时钟组合电路119，所述时钟组合电路119设计用于将第一差分LO信号107和第二差分LO信号109逻辑组合，以获得四个时钟信号121a、121b、121c、121d。四个时钟信号121a-121d各具有（在时钟信号121a-121d之一的周期的±1%、±5%、±10%的公差范围内的）25%占空比且相对于彼此相移，这样使得（除切换时刻外）在每一个时刻，四个时钟信号121a-121d中最多一个为激活的。此外，装置300包括基带组合电路111’，所述基带组合电路111’设计用于，将同相分量103的子分量103-1、103-2和正交分量105的子分量105-1、105-2相加，并将由所述加法产生的单比特信号相互逻辑组合以获得四个组合IQ信号113a-113d，所述组合IQ信号各具有多个单比特信号113a-1-113d-1。此外，装置300包括多个混频器单元117a-117m，所述多个混频器单元117a-117m设计用于，基于时钟信号121a-121d以及组合IQ信号113a-113d的单比特信号113a-1-113d-1，提供第一电流I₁并此外提供 第二电流I₂，这样使得差分矢量调制输出信号101的第一子分量101-1是基于第一电流I1的叠加，差分矢量调制输出信号101的第二子分量101-2是基于第二电流I2的叠加。此外，基带组合电路111’设计用于对由所述加法产生的单比特信号进行逻辑组合，使得（除切换时刻外）在每一个时刻，每个混频器单元117a-117m，基于时钟信号121a-121d以及组合IQ信号113a-113d的单比特信号113a-1至113d-1，最多提供第一电流I1或者第二电流I2。 

下文将参考图4a至图4d示出混频器单元117a-117m的可行的实施，其中图4a和图4b中呈现的混频器单元利用本发明示例性实施例的优点，即，具有单个电流源的混频器单元可用于将同相分量103和正交分量105两者混频以获得矢量调制输出信号101。 

图4c和图4d所示的混频器单元在每个情况下是基于使用两个单独电流源的原理，但仍具有图3中描述的共模抑制可用于混频器单元驱动的优点。 

下文中为了简单起见假设，混频器单元的驱动信号与由基带组合电路111或者基带组合电路111’提供的组合IQ信号113a-113d的单比特信号相同，换言之，混频器单元117a-117m和基带组合电路111、111’之间未连接解码器，或者解码器127将由基带组合电路111、111’提供的组合IQ信号113a-113d的单比特信号直接施加到混频器单元117a-117m作为驱动信号。类似地，如所述的，当然，对于解码器127，基于组合IQ信号113a-113d的所述单比特信号产生混频器单元117a-117m的驱动信号，例如，基于热解码器原理（thermal decoder principle），这也可行。 

图4a示出，诸如可用于根据本发明示例性实施例的矢量调制器或者装置中的，多个混频器单元117a-117m中混频器单元117a的第一可行的实施。通常，不同混频器单元的构造在此情况下为相同，所以将只代表性地描述混频器单元117a。 

根据一些示例性实施例，在多个混频器单元中，每个混频器单元117a-117m可接收相同时钟信号121a-121d，而不是分配给它的IQ驱动信号（例如基于组合IQ信号113a-113d的单比特信号或者对应于组合IQ信号113a-113d的单比特信号）。 

根据一些示例性实施例，在此情况下，多个混频器单元中每个混频器单元117a-117m可设计用于，获得由基带组合电路111、111’提供的组合IQ信号113a-113d中每个的至少一个单比特信号，并将所述单比特信号与时钟信号121a-121d中一个或者一个以上（逻辑）组合，以因此获得电流源驱动信号，基于所述电流源驱动信号，驱动混频器单元117a-117m的电流源。 

在如图4a所示混频器单元117a的实施中，所述混频器单元具有第一NOR组合401a、第二NOR组合401b、第三NOR组合401c、第四NOR组合401d、第五NOR组合401e、第六NOR组合401f、第七NOR组合401g和第八NOR组合401h。此外，混频器单元117a具有第一OR组合403a和第二OR组合403d。此外，混频器单元117a具有第一（开关）晶体管405a、第二（开关）晶体管405b和第三（开关）晶体管405c。此外，混频器单元117a具有电流源407。从图4a可以看出，混频器单元117a设计用于为组合IQ信号113a-113d中每个接收驱动信号，所述驱动信号是基于相应组合IQ信号113a-113d的单比特信号或者对应于所述单比特信号。此外，混频器单元117a设计用于接收由时钟组合电路119提供的（四个）时钟信号121a-121d。 

下文中假设，驱动信号对应于组合IQ信号113a-113d的单比特信号。 

第一NOR组合401a设计用于，将第一时钟信号121a与第一组合IQ信号的单比特信号113a-1逻辑组合（NOR）或者组合以获得第一组合时钟IQ信号409a-1。此外，第二NOR组合401b设计用于，将第二时钟信号121b与第二组合IQ信号113b的单比特信号113b-1逻辑组合（NOR） 以获得第二组合时钟IQ信号409b-1。此外，第三NOR组合401c设计用于，将第三时钟信号121c与第三组合IQ信号113c的单比特信号113c-1逻辑组合（NOR）以获得第三组合时钟IQ信号409c-1。此外，第四NOR组合401d设计用于，将第四时钟信号121d与第四组合IQ信号113d的单比特信号113d-1逻辑组合（NOR）以获得第四组合时钟IQ信号409d-1。第一OR组合403a设计用于，将四个时钟IQ信号409a-1-409d-1逻辑组合（OR）以获得第一电流源驱动信号411a。第一晶体管405a设计用于，在其控制端处接收第一电流源驱动信号411a并根据第一电流源驱动信号411a导通（使处于低阻抗状态）和断开（使处于高阻抗状态）其第一端和其第二端之间的路径。 

在本申请中，晶体管的第一端可为例如源极端、射极端或者漏极端。晶体管的第二端可为例如晶体管的漏极端、集电极端或者源极端、射极端。晶体管的控制端可为例如晶体管的栅极端或者基极端。晶体管的开关路径可为例如晶体管的漏极-源极路径或者可为晶体管的射极-集电极路径。主晶体管电流然后通常从晶体管第一端流到晶体管第二端。此外，晶体管的开关路径可根据晶体管控制端处的电压，处于低阻抗状态（导通）或者处于高阻抗状态（断开）。 

第一晶体管405a的第一端耦合至电流源407的第一端，在电流源407的第一端处，电流源407a提供或者传送总电流Ig的电流源。当第一晶体管405a的第一端耦合至电流源407时，那么第一晶体管405a的第二端可耦合至混频器单元117a的第一输出端413a。混频器单元117a可设计用于，响应于电流源驱动信号411a的第一状态（例如，逻辑1或者逻辑0），在第一输出端413a处传送第一电流I1，响应于电流源驱动信号411a的第二状态（例如，逻辑0或者逻辑1），不在第一输出端413a处传送电流或者避免在第一输出端413a处传送第一电流I1。第一输出端413a可此外耦合至多个混频器单元117a-117m中另外的混频器单元的其他的第一输出端413a，且可此外耦合至使用了混频器单元的矢量调制器的第一输出端，在 所述输出端处，所述矢量调制器提供差分矢量调制输出信号101的第一子分量101-1。换言之，根据本发明的一个示例性实施例的矢量调制器可设计用于提供差分矢量调制输出信号101的第一子分量101-1，使得所述子分量是基于多个混频器单元的第一电流I1的叠加。在此情况下，在第一输出端413a处由混频器单元117a提供的第一电流I₁是基于由电流源407产生或者提供的总电流Ig的电流源。根据时钟信号121a-121d以及组合IQ信号113a-113d的单比特信号113a-1-113d-1，NOR组合401a-401d、OR组合403a以及第一晶体管405a因此设计用于，在第一输出端413a处传送第一电流I₁，所述电流与矢量调制器的第一输出端处另外的混频器单元的其他第一电流I₁叠加，使得差分矢量调制输出信号101的第一子分量101-1是基于所述第一电流I₁的叠加。 

此外，第五NOR组合401e设计用于，将第一时钟信号121a与第二组合IQ信号113b的第一单比特信号113b-1逻辑组合组合（NOR）以获得第五组合时钟IQ信号409e-1。此外，第六NOR组合401f设计用于，将第二时钟信号121b与第一组合IQ信号113a的第一单比特信号113a-1逻辑组合（NOR）以获得第六组合时钟IQ信号409f-1。第七NOR组合401g设计用于，将第三时钟信号121c与第四组合IQ信号113d的第一单比特信号113d-1逻辑组合（NOR）以获得第七组合时钟IQ信号409g-1。第八NOR组合401h设计用于，将第四时钟信号121d与第三组合IQ信号113c的第一单比特信号113c-1逻辑组合（NOR）以获得第八组合时钟IQ信号409h-1。 

第二OR组合403b设计用于，将组合时钟IQ信号409e-1-409h-1逻辑组合（OR）以获得第二电流源驱动信号411b。第二晶体管405b设计用于，接收所述第二电流源驱动信号411b，以根据电流源驱动信号411b使第二晶体管405b的开关路径处于低阻抗或者高阻抗状态。第二晶体管405b的第一端耦合至第一晶体管405a的第一端以及电流源407的第一端。晶体管405b的第二端耦合至混频器单元117a的第二输出端413b，在所述 输出端处，混频器单元117a根据电流源驱动信号411b传送第二电流I₂。混频器单元117a的第二输出端413b可耦合至多个混频器单元117a-117m中其它混频器单元的其他第二输出端，此外，所述第二输出端413b可耦合至根据本发明的一个示例性实施例的矢量调制器（例如，矢量调制器200或者200’）的第二输出端，在所述输出端处，所述矢量调制器提供差分矢量调制输出信号101的第二子分量101-1。由混频器单元117a-117m提供的电流I₂因此在矢量调制器的所述第二输出端处叠加，使得差分矢量调制输出信号101的第二子分量101-2是基于所述第二电流I₂的叠加。 

换言之，混频器单元117a设计用于，将每个接收的驱动信号113a-1、113b-1、113c-1、113d-1第一次与接收的时钟信号121a-121d中一个组合，以获得第一电流源驱动信号411a，并将所述驱动信号第二次与接收时钟信号121a-121d中另一个组合以获得第二电流源驱动信号411b，响应于第二电流源驱动信号411b的第一状态，在混频器单元117a的第二输出端413b处传送第二电流I₂，响应于第二电流源驱动信号411b的第二状态，在混频器单元117a的第二输出端413b处未传送电流，或者响应于第二电流源驱动信号411b的第二状态，避免在混频器单元117a的第二输出端413b处传送第二电流I₂。 

图3所示的进行共模抑制的基带组合电路111’，在此情况下可设计用于提供组合IQ信号113a-1至113d-1，使得（除切换时刻外）在任何时刻，混频器单元117a-117m都没有既提供第一电流I1又提供第二电流I2，因为所述叠加将不会有助于所得的差分矢量调制输出信号101的信息量，因为所述电流在所得的差分矢量调制输出信号101中将彼此相互中和。换言之，基带组合电路111’设计用于提供组合IQ信号113a-113d，使得（除切换时刻外）在每一个时刻，多个混频器单元117a-117m中每个混频器单元最多提供一个电流（I₁或者I₂）。 

图4a所示作为混频器单元117a的可选晶体管的第三晶体管405c设计用于，响应于所接收的充电信号415，在电流源407的第一端处提供偏 置电压。为此，第三晶体管405c的第一端耦合至参考电位端（例如，供应电压电位VDD），第三晶体管405c的第二端耦合至电流源407的第一端。第三晶体管405c的控制端设计用于接收充电信号415。 

充电信号415仅在发射数据之前利用短脉冲切换。第三晶体管使混频器单元117a可对（数字）电流源驱动信号411a、411b中的非常快的变化作出反应。 

即使在下文另外呈现的混频器单元中未存在或者未示出第三晶体管405c，这些混频器单元也仍然可具有所述晶体管或者通过所述晶体管扩展，所述晶体管连接在混频器单元的电流源与参考电位端（例如，供应电压电位VDD）之间。 

根据更多示例性实施例，NOR组合401a-401h也可由逻辑AND组合401a-401h取代。 

总之，图4a示出具有信号逻辑组合的单独混频器单元117a的电路。可实施为不同类型的逻辑电路。通过使切换晶体管成四倍也可实现具有四个输入信号的OR组合403a、403b。 

图4b示出混频器单元117a的另一可行实施以及矢量调制器200、200’、300的RF平衡非平衡转换器(balun)133的一个可行实施。虽然在图4b所示电路中，只有一个混频器单元117a耦合至RF平衡非平衡转换器133，但是通常矢量调制器200、200’、300的多个混频器单元117a-117m都并联耦合至RF平衡非平衡转换器133，使得差分矢量调制输出信号101是基于RF平衡非平衡转换器133处由混频器单元117a-117m提供的电流I₁、I₂的叠加。 

如图4b所示混频器单元117a的实施具有与图4a所示实施相同的功能。混频器单元117a具有第一晶体管421a、第二晶体管421b和第三晶体 管421c。此外，混频器单元117a具有电流源407。第一晶体管421a的第一端耦合至电流源407的第一端，第一晶体管421a的第二端耦合至第二晶体管421b的第一端以及第三晶体管421c的第一端。第一晶体管421a的控制端设计用于接收第一组合IQ信号113a的第一单比特信号113a-1。此外，第二晶体管421b的第二端耦合至混频器单元117a的第一输出端413a，第三晶体管421c的第二端耦合至混频器单元117a的第二输出端413b。第二晶体管421b的控制端设计用于接收第一时钟信号121a，第三晶体管421b的控制端设计用于接收第二时钟信号121b。 

此外，混频器单元117a具有第四晶体管421d、第五晶体管421e和第六晶体管421f。第四晶体管421d的第一端耦合至电流源407的第一端，第四晶体管421d的第二端耦合至第五晶体管421e的第一端以及第六晶体管421f的第一端，以及第四晶体管421d的控制端设计用于接收第二组合IQ信号113b的第一单比特信号113b-1。第五晶体管421e的第二端耦合至混频器单元117a的第一输出端413a，第六晶体管421f的第二端耦合至混频器单元117a的第二输出端413b。第五晶体管421e的控制端设计用于接收第二时钟信号121b，第六晶体管421f的控制端设计用于接收第一时钟信号121a。 

此外，混频器单元117a具有第七晶体管421g、第八晶体管421h和第九晶体管421i。第七晶体管421g的第一端耦合至电流源407的第一端，第七晶体管421g的第二端耦合至第八晶体管421h的第一端以及第九晶体管421i的第一端。第七晶体管421g的控制端设计用于接收第三组合IQ信号113c的第一单比特信号113c-1。此外，第八晶体管421h的第二端耦合至混频器单元117a的第一输出端413a，第九晶体管421i的第二端耦合至混频器单元117a的第二输出端413b。第八晶体管421h的控制端设计用于接收第三时钟信号121c，第九晶体管421i的控制端设计用于接收第四时钟信号121d。 

此外，混频器单元117a具有第十晶体管421j、第十一晶体管421k和第十二晶体管421l。第十晶体管421j的第一端耦合至电流源407的第一端，第十晶体管421j的第二端耦合至第十一晶体管421k的第一端以及第十二晶体管421l的第一端。第十晶体管421j的控制端设计用于接收第四组合IQ信号113d的第一单比特信号113d-1。此外，第十一晶体管421k的第二端耦合至混频器单元117a的第一输出端413a，第十二晶体管421l的第二端耦合至混频器单元117a的第二输出端413b。第十一晶体管421k的控制端设计用于接收第四时钟信号121d，第十二晶体管421l的控制端设计用于接收第三时钟信号121c。 

此外，RF平衡非平衡转换器133具有，连接在RF平衡非平衡转换器133的第一输出端116-1和第二输出端116-2之间，包括第一电容423a和第二电容423b的串联电路。输出端116-1、116-2可例如一起形成矢量调制器200、200’、300的输出端116，在所述输出端处，矢量调制器200、200’、300提供差分矢量调制输出信号101。更确切地说，RF平衡非平衡转换器133可设计用于，在其第一输出端116-1处提供差分矢量调制输出信号101的第一子分量101-1，并且在其第二输出端116-2处提供差分矢量调制输出信号101的第二子分量101-2。此外，RF平衡非平衡转换器133可具有第一电感427和第二电感427b。第一电感427a的第一端可耦合至RF平衡非平衡转换器133的第一输出端116-1，电感427a的第二端可耦合至第二电感427b的第二端以及参考电位端（例如，供应电位）。第二电感427b的第一端可耦合至RF平衡非平衡转换器133的第二输出端116-2。 

正如已经提到，如图4b所示，混频器单元117a的实施的功能可与如图4a所示混频器单元117a的实施比较。因此，包括第一晶体管421a和第二晶体管421b的串联电路对应于第一NOR组合401a，并且包括第一晶体管421a和第三晶体管421c的串联电路对应于第五NOR组合401f。包括第四晶体管421d和第五晶体管421e的串联电路对应于第二NOR组 合401b，包括第四晶体管421d和第五晶体管421e的串联电路对应于第五NOR组合401e。包括第七晶体管421g和第八晶体管421h的串联电路对应于第三NOR组合401c，包括第七晶体管421g和第九晶体管421i的串联电路对应于第八NOR组合401h。包括第十晶体管421j和第十一晶体管421k的串联电路对应于第四NOR组合401d，包括第十晶体管421j和第十二晶体管421l的串联电路对应于第七NOR组合401g。 

如图4a所示混频器单元117a的实施中同样如此，因此，在如图4b所示混频器单元117a的实施中，第一电流I1的电流源驱动信号以及第二电流I2的电流源驱动信号是基于时钟信号121a-121d与组合IQ信号113a-113d的单比特信号113a-1-113d-1的组合。 

总之，图4a和图4b所示混频器单元117a的实施共同之处在于，每个混频器单元117a的单个电流源407足以提供差分矢量调制输出信号101。 

图4c示出混频器单元117a的另一可行实施。如图4c所示混频器单元117a的实施与图4b所示实施不同之处在于，图4c所示的实施具有第一电流源407a和第二电流源407b（与图4所示实施中单个电流源407相反）。 

两个独立电流源407a、407b的使用，使得也可使用已知混频器单元（同相分量和正交分量具有单独混频器单元阵列）成为可能。此外，如图3所述同相分量103和正交分量105的组合使实现所得的差分输出信号101的共模抑制成为可能。 

如图4c所示混频器单元117a的实施与图4b所示实施不同之处具体在于，第一晶体管421a的第一端以及第四晶体管421d的第一端耦合至第一电流源407a的第一端，第七晶体管421g的第一端以及第九晶体管421j的第一端耦合至第二电流源407b（不同于第一电流源407a）的第一端。 

图4d示出混频器单元117a的另一可行实施，其中以与图4c中已经示出的实施相同的方式，图4d所示的实施是基于使用两个单独电流源407a、407b的事实。 

如图4d所示混频器单元117a的实施具有第一晶体管441a、第二晶体管441b、第三晶体管441c和第四晶体管441d。第一晶体管441a的第一端以及第二晶体管441b的第一端耦合至第一电流源407a的第一端，第一晶体管441a的第二端耦合至混频器单元117a的第一输出端413a，以及第二晶体管441b的第二端耦合至混频器单元117a的第二输出端413b。第三晶体管441c的第一端以及第四晶体管441d的第一端耦合至第二电流源407b的第一端。此外，第三晶体管441c的第二端耦合至混频器单元117a的第二输出端413b，以及第四晶体管441d的第二端耦合至混频器单元117a的第一输出端413a。此外，混频器单元117a具有第一NOR组合443a、第二NOR组合443b、第三NOR组合443c、第四NOR组合443d、第五NOR组合443e、第六NOR组合443f、第七NOR组合443g和第八NOR组合443h。 

第一NOR组合443a设计用于将第二时钟信号121b与第一组合IQ信号113的第一单比特信号113a-1逻辑组合以获得第一NOR组合IQ信号445a。第二NOR组合443b设计用于将第一时钟信号121a与第二组合IQ信号113b的第一单比特信号113b-1逻辑组合以获得第二NOR组合IQ信号445b。第三NOR组合443c设计用于将第一时钟信号121a与第一组合IQ信号113a的第一单比特信号113a-1逻辑组合以获得第三NOR组合IQ信号445c。第四NOR组合443d设计用于将第二时钟信号121b与第二组合IQ信号113b的第一单比特信号113b-1逻辑组合以获得第四NOR组合IQ信号445d。第五NOR组合443e设计用于将第四时钟信号121d与第三组合IQ信号113c的第一单比特信号113c-1逻辑组合以获得第五NOR组合IQ信号445e。第六NOR组合443f设计用于将第三时钟信号121c与第四组合IQ信号113d的第一单比特信号113d-1逻辑组合以获得第六 NOR组合IQ信号445f。第七NOR组合443g设计用于将第三时钟信号121c与第三组合IQ信号113c的第一单比特信号113c-1逻辑组合以获得第七NOR组合IQ信号445g。第八NOR组合443h设计用于将第四时钟信号121d与第四组合IQ信号113d的第一单比特信号113d-1逻辑组合以获得第八NOR组合IQ信号445h。 

此外，混频器单元117a具有第九NOR组合447a、第十NOR组合447b、第十一NOR组合447c和第十二NOR组合447d。第九NOR组合447a设计用于，将第一NOR组合信号445a和第二NOR组合信号445b逻辑组合以获得第一电流源驱动信号449a。第十NOR组合447b设计用于，将第三NOR组合信号445c与第四NOR组合信号445d逻辑组合以获得第二电流源驱动信号449b。第十一NOR组合447c设计用于，将第五NOR组合信号445e与第六NOR组合信号445f逻辑组合以获得第三电流源驱动信号449c。第十二NOR组合447d设计用于，将第七NOR组合信号445g与第八NOR组合信号445h逻辑组合以获得第四电流源驱动信号449d。 

第一晶体管441a设计用于，在其控制输入端接收第一电流源驱动信号449a。第二晶体管441b设计用于，在其控制输入端接收第二电流源驱动信号449b。第三晶体管441c设计用于，在其控制输入端接收第三电流源驱动信号449c。第四晶体管441d设计用于，在其控制输入端接收第四电流源驱动信号449d。 

虽然如图4d所示混频器单元117a的实施是基于占空比25%的时钟信号121a-121d被用于驱动的事实，但是根据更多示例性实施例，在图4d所示的实施中，例如基于第一LO信号107的子分量107-1、107-2以及第二LO信号109的子分量109-1、109-2，选择占空比50%的驱动然而也可行。 

根据更多示例性实施例，如图4d所示混频器单元117a的实施也可使用AND门或者NANDs来构造。 

甚至在使用占空比50%的时钟信号的混频器单元117a应用中，图3所示的共模抑制仍可进行。换言之，共模抑制也可用于占空比50%的数字矢量调制器中。 

图5a示出根据本发明另一示例性实施例的矢量调制器500的示意图。图5a所示的矢量调制器500可形成图1a和图1b所示装置100的一个可行实施。 

图5a所示的矢量调制器500与图3所示的矢量调制器300不同之处在于，组合IQ信号113a-113d与第一LO信号107和第二LO信号109的组合，在解码器127上游或者在矢量调制器500的混频器单元117a’-117m’上游移动。换言之，在矢量调制器500中，同相分量103和正交分量105与第一LO信号107和第二LO信号109的组合实际上在混频器单元117a’-117m’上游进行。矢量调制器500的时钟组合电路119’因此设计用于接收第一LO信号107和第二LO信号109并也接收组合IQ信号113a-113d（各具有多个单比特信号）以将这些接收信号相互组合，以获得多个组合时钟IQ分量409a-409h，其中每个所述组合时钟IQ分量具有多个单比特信号（即，多个组合时钟IQ信号），所述多个单比特信号形成多个混频器单元117a’-117m’的驱动信号，或者基于所述多个单比特信号，解码器127产生混频器单元117a’-117m’的驱动信号。 

图5b在这方面示出混频器单元117a’，其诸如可与时钟组合电路119’一部分一起用于图5a所示矢量调制器500中，所述时钟组合电路119’设计用于产生所述混频器单元117a’的组合时钟IQ信号409a-1-409h-1，使得所述信号用作混频器单元117a’的驱动信号。从图5b可以看出，时钟组合电路119’在单比特级层次上（对于图4a所示的混频器单元117a也如此），对组合IQ信号113a-113d与LO信号107、109进行单独组合。因此，图 5b所示的混频器单元117a’与图4a所示的混频器单元117a不同之处在于，在混频器单元117a’外部已经对组合IQ信号113a-113d的单比特信号113a-1-113d-1与单独时钟信号121a-121d进行组合，使得混频器单元117a’仍仅设计用于对组合时钟IQ信号409a-1-409d-1进行第一OR组合403a以获得第一电流源驱动信号411a，并对组合时钟IQ信号409e-1-409h-1进行第二OR组合以获得第二电流源驱动信号411b。 

根据更多示例性实施例，第一OR组合403a和第二OR组合403b也可在混频器单元117a’上游移动（例如，整合到时钟组合电路119’中）。在此情况下，根据本发明示例性实施例的混频器单元将仅基于所接收第一电流源驱动信号411a和所接收第二电流源驱动信号411b进行数模转换。 

这具有模拟设计可几乎完全省略的优点，这是因为必要组合全部可通过已经在混频器单元外部的逻辑组合进行。 

时钟组合电路119’设计用于对于组合IQ信号113a-113d的每个单比特信号进行图5b所示的逻辑组合。由这些逻辑组合产生的组合时钟IQ信号409a-1-409h-1各具有<50%的占空比。根据更多示例性实施例，组合时钟IQ信号409a-1-409h-1最多可具有25%占空比。 

下文将描述如图5b所示时钟组合电路119’的精确结构。 

时钟组合电路119’设计用于依据第一逻辑AND组合501a，将第一LO信号107的第一子分量107-1、第二LO信号109的第一子分量109-1以及第一组合IQ信号113a的第一单比特信号113a-1逻辑组合组合以获得第一时钟IQ组合信号409a-1。 

此外，时钟组合电路119’设计用于依据第二逻辑AND组合501b，将第一LO信号107的第二子分量107-2、第二LO信号109的第二子分量109-2以及第二组合IQ信号113b的第一单比特信号113b-1逻辑组合以获 得第二组合时钟IQ信号409b-1。此外，时钟组合电路119’设计用于依据第三逻辑AND组合501c，将第一LO信号107的第二子分量107-2、第二LO信号109的第一子分量109-1以及第三组合IQ信号113c的第一单比特信号113c-1逻辑组合以获得第三组合时钟IQ信号409c-1。此外，时钟组合电路119’设计用于依据第四逻辑AND组合501d，将第一LO信号107的第一子分量107-1、第二LO信号109的第二子分量109-2以及第四组合IQ信号113d的第一单比特信号113d-1逻辑组合组合以获得第四组合时钟IQ信号409d-1。此外，时钟组合电路119’设计用于依据第五逻辑AND组合501e，将第一LO信号107的第一子分量107-1、第二LO信号109的第一子分量109-1以及第二组合IQ信号113b的第一单比特信号113b-1逻辑组合以获得第五组合时钟IQ信号409e-1。此外，时钟组合电路119’设计用于依据第六逻辑AND组合501f，将第一LO信号107的第二子分量107-2、第二LO信号109的第二子分量109-2以及第一组合IQ信号113a的第一单比特信号113a-1逻辑组合以获得第六组合时钟IQ信号409f-1。此外，时钟组合电路119’设计用于依据第七逻辑AND组合501g，将第一LO信号107的第二子分量107-2、第二LO信号109的第一子分量109-1以及第四组合IQ信号113d的第一单比特信号113d-1逻辑组合以获得第七组合时钟IQ信号409g-1。此外，时钟组合电路119’设计用于依据第八逻辑AND组合501h，将第一LO信号107的第一子分量107-1、第二LO信号109的第二子分量109-2以及第三组合IQ信号113c的第一单比特信号113c-1逻辑组合以获得第八组合时钟IQ信号409h-1。 

正如已经说明，时钟组合电路119’或者混频器单元117’可此外设计用于，依据第一逻辑OR组合403a将组合时钟IQ信号409a-1-409d-1逻辑组合以获得第一电流源驱动信号411a，并依据第二逻辑OR组合403b将组合时钟IQ信号409e-1、409h-1逻辑组合以获得第二电流源驱动信号411b。 

如图5b中选择的混频器单元117a’已经省略描述，包括可选晶体管405c，如图4a所示。 

根据更多示例性实施例，如图5b所示的逻辑AND组合501a-501h也可由逻辑NOR组合501a-501h取代。 

图6a以举例方式示出诸如可例如存在于混频器单元117a处的时钟信号121a-121d，如图4a所示。此外，图6a示出针对I=Q=1的所得输出信号RFOUT（在混频器单元117a的第一输出端413a处且基于第一电流I1）和RFOUTX（在混频器单元117a的第二输出端413b处且基于第二电流I2）。此外，图6a利用信号RF_Balun示出混频器单元117a的所得差分输出信号，所述差分输出信号通过从信号RFOUTX减去信号RFOUT产生。很清楚，特别是与图9相比，共模信号不再存在。 

此外，图6b示出诸如可出现在混频器单元117a中的更多信号波形图，其中，为了也可示出图6b所示的所有可行信号状态，针对同相分量103和正交分量105选择与实际应用情况相比更高的频率。此外，图6b示出各具有25%占空比的时钟信号121a-121d。此外，图6b示出组合IQ信号113a-113d的单比特信号113a-1-113d-1的示例性信号波形，所述组合IQ信号基于同相分量103和正交分量105的。在此情况下，如图6a也已经描述，通过从混频器单元117a的第二输出端413b处提供的输出信号RFOUTX减去混频器单元117a的第一输出端413a处提供的输出信号RFOUT，产生输出信号RF_Balun。 

此外，图6c在左边两个图中示出在加法131a-131d之后的组合IQ信号113a-113d实例，在右边两个图中示出时钟信号121a-121d的另一图示。此外，图7示出数字矢量调制器200的模拟瞬态输出信号和输出频谱，所述数字矢量调制器200具有256比特DAC分辨率和1GHz LO频率。输出频谱仅示出矢量调制器的期望边带，其中非期望载波频带和边带完全抑制。总之，本发明示例性实施例可内部具有完全数字化信号处理；因此， 例如，时钟信号121a-121d和组合IQ信号113a-113d可为数字信号，所述数字信号通过混频器单元117a-117m或者117a’-117m’进行数模转换为模拟差分矢量调制输出信号101。 

换言之，在本发明示例性实施例中，可进行完全数字化矢量调制，确切地说，通过提供（例如，电流源407、407a、407b）电流源驱动信号。因此，如上所述，基带组合电路111、111’可设计用于，在数字域中进行加法和逻辑组合以获得其所得输出信号（例如，组合IQ信号113a-113n）作为数字信号。此外，时钟组合电路119、119’也可设计用于，在数字域中对它们进行逻辑组合以获得其所得的作为数字信号的输出信号（例如，时钟信号121a-121b和组合时钟IQ信号409a-1-409g-1）。数模转换然后仅发生在混频器单元117a-117m、117a’-117m’中。 

在本发明示例性实施例中，因此，仅利用一个具有可切换电流源（在混频器单元中）的RF-DAC./混频器阵列可实现完全数字化矢量调制。正交载波信号与相加在一起的整流基带信号的调制以及随后两个混频器输出信号的叠加通过芯片中数字电路来实现。 

换言之，在本发明示例性实施例中，将载波信号与数字基带信号混频的操作发生在数字驱动电路中（例如，在基带组合电路111、111’和/或时钟组合电路119、119’中）。数字部分（例如，所产生的组合IQ信号113a-113d的单比特信号）的二进制输出字切换具有可切换电流源的单元阵列。在此情况下，在单元阵列中的每个单独元件中（在每个单独混频器单元117a-117m、117a’-117m’中）实施数模转换功能。与常规矢量调制器相反，在本发明示例性实施例中，不再需要两个DA转换器/混频器或者单元阵列，因为上述同相分量103与正交分量105以及第一LO信号107与第二LO信号109的巧妙组合，使得一个单元阵列足以混频和调制同相分量和正交分量。 

本发明更多示例性实施例提供（便携式）移动无线电装置，包括：根据本发明一个示例性实施例用于产生矢量调制输出信号101的装置（例如装置100，200，200’，300，500中一个）；基带处理器，耦合至用于产生矢量调制输出信号101的装置且设计用于将基带信号提供给用于产生矢量调制输出信号101的装置；以及天线，耦合至用于产生矢量调制输出信号101的装置且设计用于发射矢量调制输出信号101。 

例如，所述（便携式）移动无线电装置可为移动手持式装置，诸如，例如，移动电话、所谓智能电话、平板PC、宽带调制解调器、笔记本计算机或者膝上型计算机，而且也可为路由器或者PC。 

图8示出根据本发明一个示例性实施例的方法800的流程图。 

基于具有同相分量和正交分量的基带信号、基带信号同相分量的第一LO信号以及基带信号正交分量的第二LO信号产生矢量调制输出信号的方法800包括步骤801：将同相分量和正交分量组合以获得多个组合IQ信号。 

此外，方法800包括步骤802：基于组合IQ信号、第一LO信号和第二LO信号产生矢量调制输出信号。 

根据更多示例性实施例，方法800可包括可选步骤803，其中将第一LO信号和第二LO信号逻辑组合以获得占空比小于50%的多个（组合）时钟信号。在步骤802中，然后可基于IQ信号和多个时钟信号产生矢量调制输出信号。 

根据更多示例性实施例，在步骤802中，可产生矢量调制输出信号作为具有第一子分量和第二子分量的差分输出信号，其中提供差分矢量调制输出信号，使得差分矢量调制输出信号的第一子分量是基于由多个混频器单元产生的多个第一电流的叠加，差分矢量调制输出信号的第二子分量是 基于由多个混频器单元产生的多个第二电流的叠加，以及其中将同相分量和正交分量组合，使得（除切换时刻外）多个混频器单元中每个混频器单元最多提供第一电流或者第二电流。 

方法800可通过根据本发明示例性实施例的装置或者矢量调制器来执行。 

虽然已经结合装置描述一些方面，但是不用说，这些方面也构成对应方法的描述，使得装置的模块或者组件也应当理解为对应方法步骤或者方法步骤的特征。与此类似，已经结合方法步骤描述或者已经描述为方法步骤的方面也构成对应装置的对应模块或者细节或者特征的描述。 

根据特定实施要求，本发明示例性实施例可以硬件或者软件实施。可使用数字存储介质进行实施，例如磁盘、DVD、蓝光光盘、CD、ROM、PROM、EPROM、EEPROM或者快闪存储器、硬盘或者某个其它磁性或者光学存储单元，电子可读控制信号存储于数字存储介质上，电子可读控制信号可与可编程计算机系统交互使得相应方法得以执行。因此，数字存储介质可为计算机可读。根据本发明的一些示例性实施例因此包括具有电子可读控制信号的数据载体，电子可读控制信号可与可编程计算机系统交互使得执行本文中描述的方法之一。 

一般地，本发明示例性实施例可实施为包括程序代码的计算机程序产品，其中当计算机程序产品在计算机上运行时，程序代码可执行方法之一。程序代码也可例如存储于机器可读载体上。 

其它示例性实施例包括计算机程序，用于执行本文中描述的方法之一，其中计算机程序存储于机器可读载体上。 

换言之，根据本发明的方法的一个示例性实施例因此为计算机程序，所述计算机程序具有程序代码，当计算机程序在计算机上运行时，程序代 码执行本文中描述的方法之一。根据本发明的方法的另一示例性实施例因此为数据载体（或者数字存储介质或者计算机可读介质），用于执行本文中描述的方法之一的计算机程序记录在数据载体上。 

根据本发明的方法的另一示例性实施例因此为数据流或者信号序列，所述数据流或者信号序列表示用于执行本文中描述的方法之一的计算机程序。数据流或者信号序列例如可被构成为经由数据通信连接传输，例如经由互联网。 

另一示例性实施例包括处理单元，例如，可配置为或者自适应执行本文中描述的方法之一的计算机或者可编程逻辑组件。 

另一示例性实施例包括计算机，用于执行本文中描述的方法之一的计算机程序安装于计算机上。 

在一些示例性实施例中，可编程逻辑组件（例如，现场可编程门阵列，即FPGA）可被用于执行本文中描述的方法的一些或者全部功能。在一些示例性实施例中，现场可编程门阵列可与微处理器交互以执行本文中描述的方法之一。一般地，在一些示例性实施例中方法在任意硬件装置一部分上执行。后者可为普遍使用硬件，诸如计算机处理器（CPU）或者方法专用的硬件，诸如，例如ASIC。 

上述示例性实施例仅仅构成本发明原理说明。不用说，本文中描述的配置和细节的修改和变动对于本领域技术人员应当显而易见。因此，本发明意为只通过以下专利权利要求保护范围而不是通过基于本文中示例性实施例描述和说明已经呈现的特定细节来限制。