SDRAM的数据存取电路及SDRAM的数据存取系统

摘要

本发明提供一种SDRAM的数据存取电路以及一种SDRAM的数据存取系统。所述SDRAM的数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。通过所述数据地址接口分别传输地址信号和数据信号至SDRAM，因此数据存取电路只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少数据存取电路的接口个数，简化电路的硬件结构，满足电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品。

说明书

技术领域

本发明涉及SDRAM（Synchronous Dynamic Random Access Memory，同步 动态随机存取存储器）的数据存取的技术领域，尤其是涉及一种SDRAM的数 据存取电路及一种SDRAM的数据存取系统。

背景技术

请参阅图1所示，是一种现有的SDRAM的数据存取电路的架构方框图。 现有的SDRAM的数据存取电路100，具有控制接口，例如/CS、/RAS、/CAS、 /WE…等，并通过数条控制线110，将数据存取电路100的控制信号传送至 SDRAM102。另外，原有的数据交换电路100还具有地址接口和数据接口，分 别通过地址线120将数据存取电路100的地址信号传送至SDRAM102，通过数 据线130将数据存取电路100的数据接口和数据传送至SDRAM102。一般来说， 现有的数据存取电路100的数据线130，是一一对应连接至SDRAM102的数据 引脚(Q0～Qn)上，而数据存取电路100的地址接口和地址线120，是一一对应地 连接至SDRAM102的地址引脚(A0～Am)上。

在目前的技术上，SDRAM的尺寸包括了X1、X2、X4、X8、X16和X32。 然而因为市场供需状况不同，往往受限于某些既定的宽度选择，在小容量电子 产品（如视频录制、播放装置）的市场尤其明显。以16Mb的颗粒为例，目前最 通用的应该是4M X16的包装，也就是说需要提供X16的数据总线宽度、还有 13个地址总线宽度。这样，对于需要面积小、成本低的数据存取电路，集成过 多的接口引脚会变得难以实现。

发明内容

针对上述背景技术中存在的问题，本发明的目的在于提供一种可以简化接 口的SDRAM的数据存取电路，能够使用较少的接口实现数据、地址以及控制 信号的传输。

一种SDRAM的数据存取电路，包括：控制电路、控制信号接口和数据地 址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与 SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述 数据地址接口同时与SDRAM的地址接口和数据接口连接。

本发明的目的还在于提供一种可以简化数据存取电路接口的SDRAM的数 据存取系统，能够使用较少的接口实现数据、地址以及控制信号的传输。

一种SDRAM的数据存取系统，包括：数据存取电路和SDRAM；所述数据 存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述 控制信号接口连接，所述控制电路与所述数据地址接口连接；所述SDRAM包 括控制接口，地址接口和数据接口；所述数据存取电路的控制信号接口与所述 SDRAM的控制接口连接；所述数据地址接口同时连接所述SDRAM的地址接口 和数据接口。

本发明的SDRAM的数据存取电路及SDRAM的数据存取系统中，所述数 据地址接口同时连接所述SDRAM的地址接口和数据接口，因此可以通过所述 数据地址接口分别传输地址信号和数据信号，所述数据存取电路无需分别设置 地址接口和数据接口，而只需要设置一种数据地址接口，就可以实现对SDRAM 的数据存取操作。因此可以减少SDRAM的数据存取电路的接口个数，简化数 据存取电路的硬件结构，满足数据存取电路小面积、低成本的要求，特别适用 于小容量、小封装的电子产品，使其更具有适用性。

附图说明

图1是一种现有的SDRAM的数据存取电路的结构示意图；

图2是本发明SDRAM的数据存取电路的结构示意图；

图3是本发明SDRAM的数据存取系统的结构示意图；

图4是本发明SDRAM的数据存取系统一个优选实施方式的结构示意图；

图5是本发明SDRAM的数据存取系统在一个实施例中执行读/写SDRAM 操作的流程示意图；

图6是本发明SDRAM的数据存取系统在一个实施例中执行SDRAM读操 作的信号时序图；

图7是本发明SDRAM的数据存取系统在一个实施例中执行SDRAM写操 作的信号时序图。

具体实施方式

请参阅图2，图2是本发明SDRAM的数据存取电路的结构示意图。

所述SDRAM的数据存取电路包括：控制电路11、控制信号接口12和数据 地址接口13，所述控制电路11与所述控制信号接口12连接，并通过所述控制 信号接口12与SDRAM的控制接口连接；所述控制电路11与所述数据地址接 口连接13，并通过所述数据地址接口13同时与SDRAM的地址接口和数据接口 连接。

请参阅图3，图3是本发明SDRAM的数据存取系统的结构示意图。

所述SDRAM的数据存取系统包括SDRAM和所述SDRAM的数据存取电 路，所述数据存取电路包括：控制电路11、控制信号接口12和数据地址接口 13，所述控制电路11与所述控制信号接口12、所述数据地址接口13连接；所 述SDRAM包括控制接口22，地址接口23和数据接口24；所述数据存取电路 的控制信号接口12与所述SDRAM的控制接口22连接，所述数据地址接口13 同时连接所述SDRAM的地址接口23和数据接口24。

在所述数据存取电路中，所述控制信号接口12包括/CS、/RAS、/CAS、/WE… 等。所述数据地址接口13的个数大于或者等于所述SDRAM的数据接口个数和 地址接口个数中较大的一个。一般来说所述SDRAM的数据接口大于或等于其 地址接口个数，因此，所述数据地址接口13的个数一般与所述SDRAM的数据 接口24个数相等，与所述SDRAM的数据接口24一一对应地连接，所述SDRAM 的每一所述地址接口23也一一对应地连接一个所述数据地址接口13。

亦即，假设所述数据存取电路包括p个所述数据地址接口13，所述SDRAM 包括n个所述数据接口24(DQ0～DQn)和m个所述地址接口23(A0～Am)；其中， p、m、n为自然数，p=max(n,m)；则n个所述数据接口24分别一一对应地连接 其中的n个所述数据地址接口，并且，m个所述地址接口分别一一对应地连接 其中的m个所述数据地址接口。

所述数据地址接口13与所述SDRAM的地址接口23和数据接口24可以用 数据线连接，在一个实施例中，所述SDRAM的数据存取系统还包括地址线201 和数据线202，所述地址线连接所述SDRAM的地址接口23和所述数据地址接 口13，所述数据线连接所述SDRAM的数据接口24和所述数据地址接口13。

在执行SDRAM数据存取时，所述数据存取电路的控制电路11先通过所述 数据地址接口13发送地址信号至所述SDRAM，通过所述控制信号接口13发送 读/写命令至所述SDRAM，然后通过所述数据地址接口13输出数据信号至所述 SDRAM或者接收所述SDRAM输出的数据信号。

所述SDRAM分别从控制接口22和地址接口23接收所述读/写命令和所述 地址信号之后对相应地址上的数据执行读/写操作，通过所述数据接口24输入数 据储存或者输出数据。从而实现复用所述数据地址接口13传输地址信号和数据 信号，减少所述数据存取电路的接口个数。

下面具体说明本发明的SDRAM的数据存取电路执行读/写SDRAM操作的 控制流程：

在执行写SDRAM操作时，所述控制电路11通过所述控制信号接口12输 出激活命令，通过所述数据地址接口13输出行地址信号；经过至少一个时钟后， 所述控制电路11通过所述控制信号接口12输出写命令，通过所述数据地址接 口13输出列地址信号；然后通过所述数据地址接口13输出数据信号至SDRAM 的数据接口24。

所述SDRAM接收所述激活命令后激活，接收并保存所述行地址信号，在 接到写命令和所述列地址信号之后，根据所述行地址信号和列地址信号确定写 入数据的储存地址，然后对从数据接口24输入的信号执行写入储存操作，完成 数据写入操作。

执行读SDRAM操作时，所述控制电路11通过所述控制信号接口12输出 激活命令，通过所述数据地址接口13输出行地址信号；经过至少一个时钟后， 所述控制电路11通过所述控制信号接口12输出读命令，通过所述数据地址接 口13输出列地址信号；然后通过所述数据地址接口13接收数据信号。

所述SDRAM接收所述激活命令后激活，接收并保存所述行地址信号，在 接到读命令和所述列地址信号之后，根据所述行地址信号和列地址信号确定输 出数据的储存地址，然后从对应的储存地址读取数据并对从所述数据接口24输 出数据信号至所述数据存取电路的数据地址接口13。所述数据存取电路的控制 电路11通过所述数据地址接口13接收所述数据信号，完成数据读取操作。

本发明的DRAM的数据存取电路及DRAM的数据存取系统中，所述数据 地址接口同时连接所述SDRAM的地址接口和数据接口，因此可以通过所述数 据地址接口分别传输地址信号和数据信号，所述数据存取电路无需分别设置地 址接口和数据接口，而只需要设置一种数据地址接口，就可以实现对SDRAM 的数据存取操作。因此可以减少SDRAM的数据存取电路的接口个数，简化数 据存取电路的硬件结构，满足数据存取电路小面积、低成本的要求，特别适用 于小容量、小封装的电子产品，使其更具有适用性。

请参阅图4，图4是本发明SDRAM的数据存取系统一个优选实施方式的结 构示意图。

在本实施方式中，所述SDRAM的数据存取电路进一步包括掩码信号产生 电路14和掩码信号接口15，所述SDRAM进一步包括掩码接口25，所述掩码 信号产生电路14连接所述掩码信号接口15，并且通过所述掩码信号接口15与 SDRAM的掩码接口25连接。

本实施方式中，在执行写SDRAM操作时，所述控制电路11通过所述控制 信号接口12输出激活命令，通过所述数据地址接口13输出行地址信号；经过 至少一个时钟后，所述控制电路11通过所述控制信号接口12输出写命令，通 过所述数据地址接口13输出列地址信号，同时，所述掩码信号产生电路14通 过所述掩码信号接口15输出写数据无效的掩码信号；在所述写数据无效的掩码 信号结束后，所述控制电路11通过所述数据地址接口13输出数据信号。

所述SDRAM接收所述激活命令后激活，接收并保存所述行地址信号，在 接到写命令和所述列地址信号之后，根据所述行地址信号和列地址信号确定写 入数据的储存地址，并且由于同时接收到所述写数据无效的掩码信号，所以同 时传输到地址接口23和数据接口24的列地址信号不会被当做是写入数据信号， 在所述写数据无效的掩码信号结束后，对从数据接口24输入的信号执行写入储 存操作，完成数据写入操作。

通过所述掩码信号产生电路14和所述掩码信号接口15，在输出写命令和列 地址信号的同时输出写数据无效的掩码信号，防止所述SDRAM接收到写命令 和列地址信号后，将同时传输到地址接口23和数据接口24的列地址信号当做 是写入数据信号而引起数据误写入，可以保证对SDRAM数据读/写的准确性。

对应地，执行读SDRAM操作时，所述控制电路11从所述SDRAM开始传 输数据之后的至少第二个时钟开始从所述数据地址接口13接收数据信号；或者， 所述控制电路11从所述SDRAM开始传输数据之后的第一个时钟开始从所述数 据地址接口13接收数据信号，并判断所述SDRAM开始传输数据之后的至少第 二个时钟开始接收数据信号为有效的数据信号。

因为执行数据写入时的第一个时钟输入的数据是无效数据，即所述写数据 无效的掩码信号所在的时钟输入的数据是无效数据，因此，在执行读操作时， 对应地从至少第二个时钟开始获取有效的数据信号，保证对SDRAM数据读/写 的准确性。

其中，所述掩码信号接口15可包括低掩码引脚(DQML)和高掩码引脚 (DQMH)，分别连接所述SDRAM的低掩码引脚和高掩码引脚。并且定义：所述 掩码信号产生电路14通过所述低掩码引脚(DQML)输出低掩码信号时，写数据 有效；所述掩码信号产生电路14通过所述高掩码引脚(DQMH)输出高掩码信号 时，写数据无效。

下面以具体的实施例说明本发明的SDRAM的数据存取电路及SDRAM的 数据存取系统。请参阅图5，图5是本发明SDRAM的数据存取系统执行读/写 SDRAM操作的一个实施例的流程示意图。

在本实施例中，所述数据存取电路通过的数据地址接口13通过数据/地址合 线211分别连接所述SDRAM的地址接口23和数据接口24。

首先，执行步骤S400，判断数据存取电路是要由SDRAM接收数据（即执 行SDRAM读操作），或是要输出数据到SDRAM（即执行SDRAM写操作）。 当要从SDRAM接收数据时，则所述控制电路11执行步骤S421，先通过控制信 号接口12输出“行”使能信号（激活信号），通过所述数据地址接口13和所述 数据/地址合线211发送“行”地址至SDRAM；经过一定的时钟后，执行步骤 S422，通过控制信号接口12输出“列”使能（读命令），通过所述数据地址接 口13和所述数据/地址合线211发送“列”地址至SDRAM；经过一定的时钟后， 执行步骤S423通过数据/地址合线211和所述数据地址接口13开始接收从 SDRAM发出的数据。在步骤S424中，判断数据接收是否完成，如果没有完成 就继续执行步骤S423，继续接收从SDRAM发出的数据；当数据接收已经完成， “接收”流程结束。执行SDRAM读操作的信号时序图如图6所示。

相对地，当数据存取电路要输出数据至SDRAM时，则所述控制电路11执 行步骤S411，先通过控制信号接口12输出“行”使能信号（激活信号），通过 所述数据地址接口13和所述数据/地址合线211发送“行”地址至SDRAM；经 过一定的时钟后，执行步骤S412所述，通过控制信号接口12输出“列”使能 （写命令），通过所述数据地址接口13和所述数据/地址合线211发送“列”地 址至SDRAM；与此同时，为了避免将第一个错误的列地址数据写入到SDRAM， 在“列”地址有效的同时，将掩码DQML/DQMH拉高，在下一个时钟到来前， 将掩码DQML/DQMH重新拉低，确保之后的数据都能正常输出至SDRAM；经 过一定的时钟后，执行步骤S413，通过所述数据地址接口13和数据/地址合线 211开始输出数据至SDRAM。步骤S414判断数据输出是否完成，如果没有完 成就继续执行步骤S413继续输出数据至SDRAM；当数据输出已经完成，“输出” 流程结束。执行SDRAM写操作的信号时序图如图7所示。

本发明的SDRAM的数据存取系统中的数据存取电路能够设置较少的接口 引脚而完成对SDRAM的读/写数据操作，因此能够减少数据存取电路设置的额 接口引脚的数量，降低成本和体积，特别适用于小容量、小封装的电子产品， 从而更加适于实用。通过设置所述掩码信号产生电路和所述掩码信号接口，可 以避免数据误输入，保证对SDRAM数据读/写的准确性。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域 的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和 改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附 权利要求为准。