一种阻变存储器的写前读电路及其操作方法

摘要

本发明公开了一种阻变存储器的写前读电路，包括存储单元模块、基准电流源模块、保护电路模块、镜像电路模块、电流控制模块、脉冲选择及读写逻辑模块、读数据模块、确认模块以及控制缓冲模块，存储单元模块的输入端分别与电流控制模块的输出端和保护电路模块的输出端相连，存储单元模块的输出端与读数据模块的输入端电连接，基准电流源模块内置基准电压源与产生电流的电阻，输出端与镜像电路模块的输入端相连，保护电路模块的输入端与外部的读写使能信号及时钟信号电连接，镜像电路模块的输出端与电流控制模块的一个输入端电连接。本发明可在一定程度上解决阻变存储单元操作次数，阻变存储器的使用寿命短及存储单元的可靠性低的问题。

说明书

技术领域

本发明属于存储技术领域，更具体地，涉及一种阻变存储器的写前读电路及其操作方法。

背景技术

过去几十年里集成电路技术得到突飞猛进的发展,DRAM,SRAM和Flash存储器已经成为信息产业的核心产品。由消费类产品驱动的存储器市场需要更高密度、高速度、低功耗、具有非挥发性且价格便宜的存储器产品。到目前为止,Flash是最成功的高密度非挥发性存储器。但Flash也有些瓶颈问题，如随着存储密度的增大，其电荷的泄漏变的越来越严重，同时编程电压也不能按器件的尺寸比例减小。因此越来越多的新型存储技术受到关注。其中就有铁电存储器（FeRAM）、磁存储器（MRAM）、相变存储器（PRAM）、阻变存储器（RRAM）等。RRAM利用材料电阻率的可逆转换实现二进制信息的存储，RRAM存储结构简单、速度快、功耗低、密度高，并且易与CMOS工艺集成。RRAM在很多方面都具有优势，因此很有可能成为下一代的新型存储器。阻变存储器（RRAM）以简单的MIM（Metal-Insulator-Metal）电容结构为功能器件。电容结构中间的绝缘层就是具有电诱导阻变特性的材料。可以实现电阻可逆转变的材料非常多。阻变存储器的工作原理是在阻变材料两端施加大小或极性不同的电压，控制阻变材料的电阻值在高低电阻态之间转换。由高阻态到低阻态的转变称为SET过程，对应的是对存储单元写1过程。由低阻态转变到高阻态称为RESET过程，对应的是对存储单元写0的过程。如图1，是为现在比较常用的RRAM存储单元结构电路图，由一个NMOS晶体管及存储单元RRAM组成，其中存储单元与晶体管的漏极串联，另一端连接至BL位线；晶体管的源极接地，栅极接字线WL，当WL选通时，晶体管源漏极导通，对RRAM存储单元的擦写信号通过位线BL注入存储单元，实现对存储单元的驱动读写。阻变存储器有单极性和双极性两种。前者的工作原理和相变存储器类似。通过改变施加在两个电极上的电信号（电压或电流）的脉冲幅度，及脉冲的持续时间就可实现存储的读写操作。如图2所示为现有阻变RRAM存储单元操作特性电流-电压曲线图，双极性RRAM通过改变电信号的极性，使阻变材料的阻值转变，阻值转变时的正负值电压极性相反；单极性RRAM置位与复位电压极性相同，通过提供不同电压脉冲宽度及幅值，可实现阻值存储元阻值的改变。

虽然阻变存储器相比与传统的存储器有很多优势，但是其也有不足之处。有些劣势制约了其商业化应用。阻变存储器目前面临的几个关键问题是阻值一致性问题，可擦写次数问题。阻值分散导致高低阻值窗口的减小。这样可用阻值变少，很容易产生误写或误读。另外，相比现有存储介质，RRAM存储单元的可擦写次数很有限，这在一定程度上限制了RRAM的应用。本文从外围控制电路设计的角度解决此问题，重点提出一种写前读的操作策略，可以在达到存储数据的前提下有效减少对存储单元的擦写次数，这样可以增加阻变存储单元的使用寿命及使用的稳定性。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种阻变存储器的写前读电路，通过对存储单元的写前读及写后确认操作，可在一定程度上解决阻变存储单元操作次数，阻变存储器的使用寿命短及存储单元的可靠性低的问题。

为实现上述目的，本发明提供了一种阻变存储器的写前读电路，包括存储单元模块、基准电流源模块、保护电路模块、镜像电路模块、电流控制模块、脉冲选择及读写逻辑模块、读数据模块、确认模块以及控制缓冲模块，存储单元模块的输入端分别与电流控制模块的输出端和保护电路模块的输出端相连，存储单元模块的输出端与读数据模块的输入端电连接，基准电流源模块内置基准电压源与产生电流的电阻，输出端与镜像电路模块的输入端相连，保护电路模块的输入端与外部的读写使能信号及时钟信号电连接，镜像电路模块的输出端与电流控制模块的一个输入端电连接，电流控制模块的另一个输入端与脉冲选择及读写逻辑模块的输出端相连，脉冲选择及读写逻辑模块有三个输入端，一个接收外部读写使能信号及时钟信号，一个接入控制缓冲模块的输出，另外一个与确认模块的输出端电连接，读数据模块的一个输出端与确认模块的输入端相连，另一个输出端与控制缓冲模块的输入端相连，输入端与存储单元模块电连接，确认模块的两个输入端分别与读数据模块的输出端及控制缓冲模块的输出端相连，输出端与脉冲选择及读写逻辑模块电连接，控制缓冲模块的两个输入端分别接收读数据模块的输出和外部的读写使能信号，另一个输入端用于传输数据I/O信号的输入输出双向端口，两个输出端分别与脉冲选择及读写逻辑模块的输入端相连；

在对存储单元模块进行读写操作时，基准电流源模块向存储单元模块提供所需的基准电流源，通过镜像电路模块的镜像作用，产生读写操作所需的电流脉冲。

读操作时，控制缓冲模块的输入输出双向端口I/O作输出端口使用，设置读写控制信号RE=1，WE=0，脉冲选择及读写逻辑模块接收读写使能信号和时钟信号，对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制信号，并将控制信号传送到电流控制模块，电流控制模块接收来自镜像电路模块的三路镜像电流源信号，并根据接收到的控制信号选择三路镜像电流源信号中的读数据电流源信号输出到存储单元模块，存储单元模块根据接收的读数据电流信号产生电压信号并传送到读数据模块，读数据模块将接收到的电压信号与基准电压信号比较以产生逻辑1或0信号，并将得到的逻辑1或0信号经过反相处理传输到控制缓冲模块，控制缓冲模块将逻辑1或0信号传输到其自身的输入输出双向I/O端口，完成数据的读过程。

写操作时，控制缓冲模块的输入输出双向端口I/O作输入端口使用，用于接收外部的数据信号，在提供待写入数据前，设置读写使能信号RE=1，WE=0，脉冲选择及读写逻辑模块接收读写使能信号和时钟信号，对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制信号，并将控制信号传送到电流控制模块，电流控制模块接收来自镜像电路模块的三路镜像电流源信号，并根据接收到的控制信号选择三路镜像电流源信号中的读数据电流源信号输出到存储单元模块，存储单元模块根据接收的读数据电流信号产生电压信号并传送到读数据模块，读数据模块将接收到的电压信号与基准电压信号比较以产生逻辑1或0信号，并将得到的逻辑1或0信号经过反相处理传输到确认模块，确认模块将接收到的逻辑1或0信号与控制缓冲模块接收到的数据信号作异或处理，并根据异或处理的结果判断是否需要写操作，如果异或结果为0，则说明存储单元模块的存储状态与待写入数据信息一致，不需要写操作，写操作过程结束，如果异或结果为1，则说明存储单元模块存储状态与待写入数据信息不一致，需要执行写操作，此时将读写使能信号改变为RE=0，WE=1，并提供待写入的数据信号提供给控制缓冲模块，然后控制缓冲模块将数据信号传送给脉冲选择及读写逻辑模块，脉冲选择及读写逻辑模块同时接收读写使能信号和时钟信号，并对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制写信号，并将控制信号传送到电流控制模块，电流控制模块接收来自镜像电路模块产生的三路镜像电流源信号，并根据接收到的控制信号从三路镜像电流源信号中选择写数据脉冲信号输出到存储单元模块，存储单元模块依据收到的写数据脉冲信号转换存储状态，写操作结束。

存储单元模块包括一个阻变存储单元Rram与一个NMOS晶体管，用于给存储单元提供符合要求的读写脉冲达到对单元数据存取的目的，基准电流源模块包括一个运算放大器，NMOS晶体管及电阻，用于提供产生不同读写信号的基准电流源，保护电路模块包括一个或门，与非门及NMOS场效应晶体管，用于在读写使能信号空闲时将存储单元模块短接，防止出现对存储单元模块出现误读误写，或门两个输入端分别为读写使能控制信号RE与WE，其输出作为与非门的一个输入端。CLK信号作为与非门的另一个输入端，与非门的输出端与NMOS晶体管的栅极相连，以控制晶体管的开通与关断，晶体管与存储单元模块并联。

镜像电路模块与基准电流源模块相连，用于将基准电流源模块提供的基准电流通过镜像电路得到三个分别用于读Iread，写“0”Ireset及写“1”Iset的电流脉冲，电流控制模块包括3个NMOS场效应晶体管，输入端与镜像电路模块相连，控制端接收脉冲选择及读写逻辑模块的输出信号，输出端口控制存储单元模块的读写，脉冲选择与读写逻辑模块包括脉冲选择模块与读写逻辑模块，脉冲选择模块通过调制时钟信号宽度产生不同脉冲宽度的信号，读写控制逻辑包括多个逻辑门，以读写使能RE，WE与数据作为输入端，用于产生控制电流控制模块中场效应晶体管导通与关断的控制信号。

读数据模块包括一个比较器与反相器，比较器正向电压端接存储单元模块，负电压端接基准参考电压Vref1，反相器的输出连接到确认模块及控制缓冲模块，确认模块包括一个异或逻辑门，用于将读数据模块读出的数据与控制缓冲模块输入的数据进行异或，从而判断写入的数据与存储元的存储状态是否一致，控制缓冲模块包括两个控制传输门，传输门的控制端分别接读写使能信号RE与WE。

通过本发明所构思的以上技术方案，与现有技术相比，本发明具有以下的有益效果：本发明能增强阻变存储器的使用寿命，由于采用了写前读模块，写前读模块由一个异或门与一个相关的操作方法构成，当处于写模式时，先提供数据信息及相应的读使能信号，将识别出的存储元数据信息与数据信号异或，将其结果作为写使能控制端的控制信号，异或结果为0时，说明存储的信息与数据信号一致，此时不需要提供相应的脉冲信号；当异或的结果为1时，此时便将写使能端打开，产生相应的写脉冲，注入存储元，实现数据写过程，这样，可以有效减少对存储单元的擦写次数，提高使用寿命。

本发明的另一目的在于提供一种阻变存储器的写前读电路的操作方法，旨在解决现有方法中因缺少写后确认操作而出现的写入不成功问题。

为实现上述目的，本发明提供了一种阻变存储器的写前读电路的操作方法，包括以下步骤：

（1）写前初始化，设置读写使能信号RE=1，WE=0；

（2）提供需要写入的数据信号，执行读操作过程读出存储单元模块的存储状态；

（3）判断待写入的数据与存储单元模块的存储状态是否一致，若是，则写操作结束，否则转至步骤（4）；

（4）提供待写入的数据信号，设置读写使能信号RE=0，WE=1，执行写操作过程，将数据信号写入存储单元模块；

（5）提供需要写入的数据信号，设置读写使能信号RE=1，WE=0，执行读操作过程读出写操作之后存储单元模块的存储状态；

（6）判断待写入的数据与存储单元模块的存储状态是否一致，若是，则写操作结束，否则转至步骤（4）。

通过本发明所构思的以上技术方案，与现有技术相比，本发明具有以下的有益效果：本发明能够解决写入不成功的问题，由于采用了写后确认模块。在写过程结束之后，提供有效的读使能信号，读出阻变存储单元的存储状态，并判断状态值是否与提供的数据信息一致，如果不一致，则重复执行写操作，保证写入的准确性。主要包含步骤（3）和步骤（6），所以能够有效识别存储单元写前及写后的存储状态，正确完成对存储单元的写操作。

附图说明

图1是现有RRAM存储单元包括选通管的等效结构图。

图2是现有RRAM存储单元操作特性电流-电压曲线图。

图3是本发明阻变存储器的写前读电路的模块框图。

图4是本发明阻变存储器的写前读电路的电路图。

图5是本发明控制缓冲模块的电路图。

图6是本发明阻变存储器的写前读电路操作方法的流程图。

图7是本发明的写前读电路用于阻变存储器的示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图3所示，本发明阻变存储器的写前读电路包括存储单元模块300、基准电流源模块301、保护电路模块302、镜像电路模块303、电流控制模块304、脉冲选择及读写逻辑模块305、读数据模块306、确认模块307以及控制缓冲模块308。

存储单元模块300的输入端分别与电流控制模块304的输出端和保护电路模块302的输出端相连，存储单元模块300的输出端与读数据模块306的输入端电连接。

基准电流源模块301内置基准电压源与产生电流的电阻，输出端与镜像电路模块303的输入端相连。

保护电路模块302的输入端与外部的读写使能信号及时钟信号电连接。

镜像电路模块303的输出端与电流控制模块304的一个输入端电连接。

电流控制模块304的另一个输入端与脉冲选择及读写逻辑模块305的输出端相连。

脉冲选择及读写逻辑模块305有三个输入端，一个接收外部读写使能信号及时钟信号，一个接入控制缓冲模块308的输出，另外一个与确认模块307的输出端电连接。

读数据模块306的一个输出端与确认模块307的输入端相连，另一个输出端与控制缓冲模块308的输入端相连，输入端与存储单元模块300电连接。

确认模块307的输入端分别与读数据模块306的输出端及控制缓冲模块308的输出端相连，输出端与脉冲选择及读写逻辑模块305电连接。

控制缓冲模块308的两个输入端分别接收读数据模块306的输出和外部的读写使能信号，还有一个输入端用于传输数据I/O信号的输入输出双向端口，两个输出端分别与脉冲选择及读写逻辑模块305的输入端相连。

在对存储单元模块300进行读写操作时，基准电流源模块301向存储单元模块300提供所需的基准电流源，通过镜像电路模块303的镜像作用，产生读写操作所需的电流脉冲。

读操作时，控制缓冲模块308的输入输出双向端口I/O作输出端口使用，设置读写控制信号RE=1，WE=0。脉冲选择及读写逻辑模块305接收读写使能信号和时钟信号，对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制信号，并将控制信号传送到电流控制模块304，电流控制模块304接收来自镜像电路模块303的三路镜像电流源信号，并根据接收到的控制信号选择三路镜像电流源信号中的读数据电流源信号输出到存储单元模块300，存储单元模块300根据接收的读数据电流信号产生电压信号并传送到读数据模块306，读数据模块306将接收到的电压信号与基准电压信号比较以产生逻辑1或0信号，并将得到的逻辑1或0信号经过反相处理传输到控制缓冲模块308，控制缓冲模块308将逻辑1或0信号传输到其自身的输入输出双向I/O端口，完成数据的读过程。

在写操作时，控制缓冲模块308的输入输出双向端口I/O作输入端口使用，用于接收外部的数据信号，在提供待写入数据前，设置读写使能信号RE=1，WE=0，脉冲选择及读写逻辑模块305接收读写使能信号和时钟信号，对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制信号，并将控制信号传送到电流控制模块304，电流控制模块304接收来自镜像电路模块303的三路镜像电流源信号，并根据接收到的控制信号选择三路镜像电流源信号中的读数据电流源信号输出到存储单元模块300，存储单元模块300根据接收的读数据电流信号产生电压信号并传送到读数据模块306，读数据模块306将接收到的电压信号与基准电压信号比较以产生逻辑1或0信号，并将得到的逻辑1或0信号经过反相处理传输到确认模块307，确认模块307将接收到的逻辑1或0信号与控制缓冲模块308接收到的数据信号作异或处理，并根据异或处理的结果判断是否需要写操作，如果异或结果为0，则说明存储单元模块300的存储状态与待写入数据信息一致，不需要写操作，写操作过程结束。如果异或结果为1，则说明存储单元模块300存储状态与待写入数据信息不一致，需要执行写操作，此时将读写使能信号改变为RE=0，WE=1，并提供待写入的数据信号提供给控制缓冲模块308，然后控制缓冲模块308将数据信号传送给脉冲选择及读写逻辑模块305，脉冲选择及读写逻辑模块305同时接收读写使能信号和时钟信号，并对时钟信号作脉宽调制，对读写使能信号作逻辑处理，以产生控制写信号，并将控制信号传送到电流控制模块304，电流控制模块304接收来自镜像电路模块303产生的三路镜像电流源信号，并根据接收到的控制信号从三路镜像电流源信号中选择写数据脉冲信号输出到存储单元模块300，存储单元模块300依据收到的写数据脉冲信号转换存储状态，写操作结束。

写操作包括写“0”及写“1”两个过程，当待写入数据为“0”时，通过读数据操作，将读数据模块306的输出与数据信号“0”传输至确认模块307作异或处理，得到控制信号，并将此控制信号与读写使能信号传输至脉冲选择及读写逻辑模块305，产生控制信号传输至电流控制模块304；如果输出的控制信号为“0”，说明存储单元模块300存储状态为“0”，则脉冲选择及读写逻辑模块305输出均为“0”，电流控制模块304不能输出写脉冲至存储单元模块300，写操作结束；如果输出的控制信号为“1”，说明存储单元模块300存储状态为“1”，则脉冲选择及读写逻辑模块305控制电流控制模块304输出写“0”脉冲至存储单元模块300，实现存储单元状态的转变。当待写入数据为“1”时，过程与写“0”过程类似，不同的是脉冲选择及读写逻辑模块305控制电流控制模块304输出写“1”脉冲至存储单元模块300实现状态的转变。从上面的描述可知，写操作过程不同的输入信号对应有严格的时序要求，这可由上层发出数据写请求的应用实现。

如图4所示，存储单元模块300包括一个阻变存储单元Rram与一个NMOS晶体管，整个存储单元模块的功能是要给存储单元提供符合要求的读写脉冲达到对单元数据存取的目的。

基准电流源模块301用于提供产生不同读写信号的基准电流源，包括一个运算放大器，NMOS晶体管及电阻R。电流值的大小由提供的参考电压Vref与接入电路的电阻R决定，其中参考电压与电阻R均可调，所以能产生我们需要的基准电流值。

保护电路模块302包括一个或门，与非门及NMOS场效应晶体管，用于在读写使能信号空闲时将存储单元模块300短接，防止出现对存储单元模块出现误读误写。或门两个输入端分别为读写使能控制信号RE与WE，其输出作为与非门的一个输入端。CLK信号作为与非门的另一个输入端，与非门的输出端与NMOS晶体管的栅极相连，控制晶体管的开通与关断，晶体管与存储单元模块300并联。从逻辑电路可以看出，当时钟信号CLK为低电平时，此时不论RE与WE信号出于何种状态，与非门始终输出高电平，将场效应管打开，此时存储单元300处于短接状态，始终不会有脉冲信号进入存储单元300，达到消除对存储单元的误写，误读现象。保护电路是单独工作的，任何时钟周期的低电平器件，都会将存储单元模块300短接。

镜像电路模块303与基准电流源模块301相连，将基准电流源模块301提供的基准电流通过镜像电路得到三个分别用于读Iread，写“0”Ireset及写“1”Iset的电流脉冲，由四个PMOS场效应晶体管组成，其中3个分别用来产生读，写“1”，写“0”的电流脉冲，电流值的大小等于场效应管宽长比的比值与基准电路的积，例如另外两路电流值类似，MP0与基准电流源模块301相连。

电流控制模块304包括3个NMOS场效应晶体管，输入端与镜像电路模块303相连，控制端接收脉冲选择及读写逻辑模块305的输出信号，输出端口控制存储单元模块300的读写。同一时刻3个NMOS中只有一个晶体管处于打开的导通状态，因此三个晶体管可以有效控制每个时刻进入存储单元的脉冲信号。例如，当MN1导通时，此时对应Iset注入存储单元300，对应写1的过程。MN2与MN3分别对应RESET与READ操作。晶体管的导通与关断由脉冲选择与读写逻辑305控制。

脉冲选择与读写逻辑模块305包括脉冲选择模块与读写逻辑模块。脉冲选择模块通过调制时钟信号宽度产生不同脉冲宽度的信号，其中基准时钟信号可以直接用于存储单元模块300的读操作。读写控制逻辑包括若干个逻辑门，以读写使能RE，WE与数据作为输入端，产生控制电流控制模块304中场效应晶体管导通与关断的控制信号。

读数据模块306包括一个比较器与反相器。比较器正向电压端接存储单元模块300，负电压端接基准参考电压Vref1，需要反向器的原因是定义存储单元处于高阻态时对应存储数据“0”，此时比较器输出高电平，故需一个反相器调节。反相器的输出连接到确认模块307及控制缓冲模块308，不同的过程对应不同的输出。

确认模块307包括一个异或逻辑门，作用是将读数据模块306读出的数据与控制缓冲模块308输入的数据进行异或，从而判断写入的数据与存储元的存储状态是否一致，从而决定下一步的操作。

控制缓冲模块308包括两个控制传输门，传输门的控制端分别接读写使能信号RE与WE，其中同一时刻，只有一个信号有效。因此只有一个传输门导通。如图5所示，当RE信号有效时，传输门TG1导通，此时外部信号端口I/O作输出端口，输出DATAI信号至控制缓冲模块308，其中DATAI信号由读数据模块306产生；当WE信号有效时，传输门TG2导通，此时外部信号端口I/O作输入端口，将信号传输至DATAO信号，传输至确认模块307的异或门，其中DATAI信号连接到确认模块307与脉冲选择与读写逻辑模块305。

如图6所示，为了提高数据写入的准确性及验证存储单元是否正确转换存储状态，本发明阻变存储器的写前读电路的操作方法包括以下步骤：

（1）写前初始化，设置读写使能信号RE=1，WE=0；

（2）提供需要写入的数据信号，执行读操作过程读出存储单元模块300的存储状态；

（3）判断待写入的数据与存储单元模块300的存储状态是否一致，若是，则写操作结束，否则转至步骤（4）；

（4）提供待写入的数据信号，设置读写使能信号RE=0，WE=1，执行写操作过程，将数据信号写入存储单元模块；

（5）提供需要写入的数据信号，设置读写使能信号RE=1，WE=0，执行读操作过程读出写操作之后存储单元模块的存储状态；

（6）判断待写入的数据与存储单元模块的存储状态是否一致，若是，则写操作结束，否则转至步骤（4）。

如图7所示，阻变存储器最少包括阻变存储阵列，行列译码器，用于选中需要读写的存储单元；缓冲模块，实现数据的双向传输；控制信号模块，产生读写使能控制信号，控制逻辑，用于脉冲选择及控制端口的开通与关断；读写驱动模块，产生实际对存储单元操作的读写脉冲。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。