一种压缩式并行处理架构和集成电路芯片

摘要

本发明公开了一种压缩式并行处理架构和集成电路芯片，包括N个去相关单元，N为大于2的整数，去相关单元包括左侧输入通道、右侧输入通道、左侧输出通道和右侧输出通道，相邻或首尾两个去相关单元的输入通道输入同一输入数据向量，去相关单元的右侧输出通道通过第一反馈通道与自身的左侧输入通道连接，其左侧输出通道通过第二反馈通道与左侧或末尾的去相关单元的右侧输入通道连接，去相关单元对左侧输入数据向量和右侧输入数据向量进行去相关批次运算。本发明可以使得二维平面处理阵列压缩为线阵列，也可将线性阵列转换为闭环结构，这对未来人工智能芯片设计，尤其是在芯片空间优化方面具有重要的意义。