CMOSディジタル集積回路の低消費電力技術－充放電·貫通電流による消費電力の解析とリーク電流削減回路

摘要

負荷容量(C)の充放電で消費する電力(p{sub}D)と貫通電流による消費電力(p{sub}s)を論理ゲート（NOT、NAND、AND-NOR、等）毎に定式化した．定式化に際して、未知変数であるC、未知変数である立ち上がり·立ち下がり時間の代わりに、それぞれ既知である対象論理グートのフアンアウト数(n)、既知であるドライバのフアンアウト数(m)を用いた．この結果、CADツールを用いずに、大規模ディジタル論理回路の動作時消費電力を容易に見積もることができる上、p{sub}sをp{sub}Dから分離できるようになった．さらに、低電力化を進める上で、極めて重要な指針も得られるようになった．スピードと動作時消費電力を維持し、待機時消費電力を大幅に低減でき、かつ、待機時にデータを記憶できる動的制御可能な電圧レベル変換(SVL)回路を開発した．SVL回路を適用した0.13μm- CMOS、512b SRAMメモリセルアレイの待機時消費電力は66.1nWで、従来形の2.3％に減少した．従来形に比べ、アクセス時間は0.7％遅れ、面積は1.2％増、とわずかであった．