［招待講演］9F~2型高密度セルと階層ビット線方式を採用しLPDDR2インターフェースを実装した4GビットSTT-MRAM

摘要

開発した4Gb STT-MRAMは、垂直記録型TMR素子を採用した1T1MTJ型のメモリセルを導入する事で90nm×90nm（9F~2）の高密度なセルサイズを実現している。加えて高密度アレイ化実現のため、階層ビット線方式やメモリヤルトランジスタを適用したカラム選択回路を搭載することで、約44%のメモリバンクの高さの抑制を達成した。一方、ページサイズが小さいというMRAM固有の特徴においても、低消費電力型モバイルDRAMに採用されているLPDDR2仕様との互換性を確保するため、新規なコマンド入力タイミングを採用した。本STT-LMRAM のチップ面積は107.5mm~2であり、これまで発表されたチップに比較して約1／14の単位面積当たりのチップサイズを達成している。