机译:寄生电容与电阻模型开发和升降源/漏极SOI FinFET结构的优化,用于模拟电路应用
Dr BR Ambedkar Natl Inst Technol NIT Dept Elect &
Commun Engn VLSI Design Lab Jalandhar 144011 India;
Dr BR Ambedkar Natl Inst Technol NIT Dept Elect &
Commun Engn VLSI Design Lab Jalandhar 144011 India;
SOI FinFET; Parasitic Capacitance; Parasitic Resistance; Nanoelectronic Circuits; Leakage Current;
机译:寄生电容与电阻模型开发和升降源/漏极SOI FinFET结构的优化,用于模拟电路应用
机译:非对称SOI FinFET结构的排水侧的双k间隔区变化:对模拟/射频设计应用的性能分析
机译:A15 nm超薄体SOI CMOS器件,具有双提升的源极/漏极,适用于90 nm模拟应用
机译:使用物理紧凑型电阻建模和仿真的超薄体SOI MOSFET优化嵌入式和高级硅化物源/漏接触结构
机译:锗PMOS中的栅极间寄生电容最小化和源极-漏极泄漏评估。
机译:基于射频/模拟电路的非对称漏极扩展Dual-kk Trigate叠底FinFET
机译:考虑到3D电流流动的FinFET寄生源/漏极电阻的建模
机译:电流流入源/漏区接触电阻的三维建模