クラスタベースFPGAにおける論理ブロック内のローカル配線最適化

摘要

FPGA（Field Programmable Gate Array）の多くは，クラスタベースFPGAである．クラスタベースFPGAでは，論理ブロック内に基本論理セルであるLUT（Look Up Table）を複数格納しており，LUTの各入力はローカル配線を用いることで，論理ブロックの入力とLUTの出力のフィードバックから入力を選択することができる．しかし，ローカル配線は配線本数が非常に多く，論理ブロック内に占める面積の割合も大きい．そのため，FPGA全体の面積に大きな影響を与えている．本稿では，ローカル配線の中にある配線本数を削減する手法を提案し，ローカル配線の面積削減を行うことでFPGA全体の面積削減を実現する．計算機シミュレーション評価の結果，従来のローカル配線を用いた場合に比べ，FPGAの総面積を平均17.3％削減することができた．