論理·配線資源を共用するMPLDのためのセルの過剰接近を抑えるレイアウト手法

摘要

本稿では，新しい再構成デバイスであるMPLDのための効果的な配置配線手法の提案と評価を行う．MPLDは，論理要素と配線要素の双方として使用可能なMLUTという素子をアレイ状に並べることで構成されており，資源割合の柔軟性によりFPGAよりも効率良く回路を実装することを狙っている．MPLDはFPGAと異なり，論理要素を配線要素としても利用するため，既存のFPGA用の配置配線手法をそのままMPLDに適用した場合，ネットリスト上の論理素子が密集して配置されてしまい，論理間の配線領域が不足しやすい．提案手法はシミュレーテッド·アニーリング法に基づいており，論理素子の過密や配線の混雑をコストに加味する事でこれらを解決する．実験の結果，配線の衝突が抑えられ，従来の手法では配置配線に失敗した回路の配置配線に成功した．