ペトリネットを用いた動的部分再構成可能FPGAのためのタスクスケジューリング

摘要

FPGAとは，プログラム可能な論理ブロックであるCLBをマトリックス状に配置した集積回路である。近年，FPGAの一部でアプリケーションを実行しながらデバイスを再構成できる動的部分再構成可能FPGAが普及してきた。このようなFPGAを有効に利用するためには，タスクの実行と再構成とを同時にスケジューリングすることが重要である。本報告では，2階層ペトリネットを用いて再構成と周期タスクをモデル化する．それらを用いて，タスクがデッドラインミスとならないような再構成とタスクの同時スケジューリング法を提案する．