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机译:堆叠电源域的逻辑设计分区
NXP Semiconductors, Eindhoven, AG, The Netherlands;
NXP Semiconductors, Eindhoven, AG, The Netherlands;
NXP Semiconductors, Eindhoven, AG, The Netherlands;
University of California at San Diego, La Jolla, CA, USA;
University of California at San Diego, La Jolla, CA, USA;
NXP Semiconductors, Eindhoven, AG, The Netherlands;
Optimization; Batteries; Layout; Timing; Very large scale integration; Logic design;
机译:功率约束下用于多时钟域IP内核封装设计的有效域分区
机译:具有分区时钟域的功耗受限的IP内核封装设计
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机译:基于特定算法的功率域划分的高效涡轮解码器设计
机译:高k门堆叠在化合物半导体通道材料上,用于低功耗,高性能数字逻辑应用
机译:六伏垂直堆叠GaAs光伏功率转换器的设计与制造
机译:在功耗限制下在IP内核包装设计中使用域分区
机译:微电流晶体管逻辑电路的静态和动态性能。第二部分。微功率逻辑电路设计