遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法

摘要

This paper shows the principle and architecture of a low-cost speed and yield enhancement method using enbedded delay detectors on FPGAs. we apply critical path reconfiguration to utilize random variations for performance enhancement. We have to know which path is faster on the critical path reconfiguration, but the cost of measurement by path-delay measurement method is very large. In order to search for faster paths with much lower cost, we propose measurement method using delay detectors. Computing measurement cost by delay detectors can be treated as an edge-coloring probelem. The cost is equal edge-color number k. The order of k is derived from the upper and lower bound of the measurment cost, k is independent of the circuit size and turned out to be constant. The computation time for this algorithm is O(n) where n is the number of CLBs in the critical path candidates. By implementing and applying this algorithm to a set of benchmark circuits we verified that the measurment cost is close to the lower bound.%本稿では遅延比較器を用いた低コストなFPGAの速度および歩留まりの向上手法について述べる。ランダムばらつきが支配的な状況下では、FPGAの速度および歩留まり向上を実現するために，クリティカルパスを個別に再配線する．再配線候補の中から最も高速な経路知る必要があるが，従来のパス遅延による測定法では経路ごとに速度を調べる必要がある．回路規模とともに候補が増えるため，測定コストは非常に大きくなる。そこで経路の速度差を容易に比較可能な遅延比較器をCLBに組み込んで配線最適化を低コストで実現する。測定コストを求めるには，クリティカルパスの測定順序を指定する必要がある．CLBに遅延比較器を実装し測定するための複数の条件により，測定順序の指定はグラフの彩色問題にモデル化できる．測定のコストは極大単色集合を用いた彩色アルゴリズムの彩色数たに等しい．たの上限と下限を算出し，回路規模に依らず定数のオーダとなることを導いた．また実装のための時間はパス数れのオーダで探索が可能と分かった．実際に配置配線ツールを用いて，複数のベンチマーク回路に対して，パス遅延と遅延比較暑別こよる測定コストを求めた．パス遅延による測定コストが指数のオーダになるのに対し遅延比較器を用いると定数のオーダとなり低コストで測定可能なことが確認できた．