40nm low standby power CMOS技術

摘要

今回は40nm世代のLow Standby Power CMOSトランジスタ技術を紹介する。微細化によりゲート密度は2100kGate/mm~2を達成した。そしてトランジスタのパワー低減に伴う駆動力劣化を各種アイテムにより改善した。また、混載SRAMはセルサイズを0.195um~2まで縮小し、Hfドーピング技術によって、不純物ばらつきを低減し、歩留まりの改善を実現した。その他、混載アナログデバイスは50％以上のパワーを低減し、また、DFM（Design for Manufacturing）によるsystematicなばらつきを抑制した。そして、前世代に対し50％以上のトータルパワー低減を実現した。