ペトリネットを用いた動的部分再構成可能FPGAのためのタスクスケジューリング

摘要

FPGAs are integrated circuits intended for custom hardware implementation. They consist of program-able components called configurable logic blocks(CLBs), which are arranged in a matrix pattern in FPGAs. Using the partial reconfigurable technology, a part of device executes a task while the other part is reconfigured. Recently, dynamically partially reconfigurable FPGAs become widely used . In order to use FPGAs effectively, it is important to schedule both execution of tasks and reconfigurations simultaneously. In this paper, we model both periodical tasks and a reconfigurable device with two-level hierarchical Petri nets. We propose a method for scheduling both tasks and reconfigurations without deadline miss.%FPGAとは，プログラム可能な論理ブロックであるCLBをマトリックス状に配置した集積回路である。近年，FPGAの一部でアプリケーションを実行しながらデバイスを再構成できる動的部分再構成可能FPGAが普及してきた。このようなFPGAを有効に利用するためには，タスクの実行と再構成とを同時にスケジューリングすることが重要である。本報告では，2階層ペトリネットを用いて再構成と周期タスクをモデル化する．それらを用いて，タスクがデッドラインミスとならないような再構成とタスクの同時スケジューリング法を提案する．