Beim FPGA-Entwurf ist Timing alles

摘要

Wenn Ihr FPGA-Entwurf die Timing-Performance-Ziele verfehlt, ist die Ursache häufig nicht offensichtlich. Die Lösung hängt nicht nur mit der Fähigkeit des FPGA-Implementierungstools zur Optimierung der Schaltung hinsichtlich Timing zusammen. Vielmehr kommt es auch auf die Erfahrung und Fähigkeit der Entwickler an, die Entwurfsziele zu Beginn präzise zu spezifizieren und Timing-Probleme im weiteren Verlauf zu diagnostizieren und zu isolieren. Entwickler haben Zugriff auf diverse "Tipps und Tricks" zur Definition von Taktsignalen, zur korrekten Formulierung von Timing-Constraints mit Synopsys-Tools wie Synplify Premier, sowie zur Anpassung von Parametern, um die Performance-Ziele ihres Xilinx-FPGA-Entwurfs zu erreichen.