一种集成在DC-DC芯片中的电荷泵锁相环设计

摘要

设计了一种集成在DC-DC芯片中的电荷泵锁相环.其中鉴频鉴相器(PFD)在传统的D触发器结构的基础上增加了复位延迟电路的延迟时间,减小了鉴相“死区”;电荷泵采用充放电电流对称的源极开关结构,解决了电流失配和电荷注入作用的影响;另外,设计了一种可编程的由D触发器构成的分频器电路.基于CMOS工艺,采用Cadence仿真软件对其进行仿真,结果表明该电荷泵锁相环在锁定时间、频率范围、相位抖动等方面均达到了指定的性能需求,且工作特性较好.其性能指标是:电源电压2.4V,频率调节范围250～750 kHz,锁定时间＜50 μs,相位抖动＜30 ns.