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夏宇闻;
北京航空航天大学;
机译:VHDL和Verilog HDL的基本概念和语法
机译:在替代设计的形式结构语言描述和可扩展电信网络的布局编程中,定语元语法的特殊情况(第1部分)属性元语法。基本概念和定义
机译:VHDL和VeriIog HDL基本概念和语法
机译:树邻接语法的基本概念和作为语言规则的人工语言方法论
机译:在计算机科学入门课程中,将基本概念与语言语法分开。
机译:更正:消除ERP组件以实现语法语法完全一致的形态语法协议不匹配
机译:通过语法演化生成自动Verilog代码
机译:使用Verilog建模锁相环;会议文件
机译:Spice到Verilog网表转换器以及使用Spice进行Verilog和Verilog进行Spice翻译的设计方法
机译:将条件表达式从非Verilog硬件描述语言转换为Verilog硬件描述语言并同时保留适用于逻辑综合的结构的方法
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