基于FPGA的UART的设计实现

摘要

本设计采用Verilog_HDL语言设计实现UART系统。该系统由波特率时钟生成模块、数据发送模块和数据接收模块等三个模块组成。经Modelsim模拟仿真显示,各模块设计均满足要求,数据传输速率高、数据传输准确。