基于FPGA的LVDS无时钟数据传输方案设计与实现

摘要

针对离线式弹载数据采集存储设备小型化需求,设计了一种基于FPGA的LVDS(Low-Voltage Differential Sig-naling)无时钟高速数据传输系统.在不外挂接口芯片的情况下,用板载时钟代替差分时钟,仅使用一对差分管脚即可完成一路LVDS无时钟数据传输,系统中数据接口较多时可以很大程度上减少板卡体积.通过提高FPGA内部SERDES(Serializer-Deserializer)反串行化比例以及数据进行8B/10B编码解决鉴相器失效的问题,并以此为板载时钟提供准确的相位信息来对齐串行数据和模拟时钟,最后按照模拟时钟将串行LVDS数据反序列化,从而达到板载时钟代替LVDS随路时钟的目的,以此实现基于FPGA无随路时钟的LVDS高速传输.试验表明,该系统能够可靠、有效工作,具备一定工程实用价值.