CMOS工艺下集成电路内部ESD保护电路结构研究与可靠性分析

摘要

据统计，在大规模集成电路(Integrated Circuit，IC)产品的失效中，由静电放电(ElectroStatic Discharge，ESD)所引起的失效占据了超过一半的比例，同时由于芯片规模的不断的缩小以及新的制造工艺的引入，IC产品的ESD可靠性问题必将受到越来越多的关注。 本论文首先对ESD的研究背景和进展进行了概括性介绍，然后对生活生产中可能引起ESD的情形以及其工业模型进行分析，并给出了目前IC产品封装测试业中广泛使用的ESD可靠性测试方法。 为了能够提高ESD可靠性设计出性能更好的ESD保护电路，我们必须通过对构成ESD保护电路的器件本身的特性以及工艺参数进行研究，ESD保护电路设计的一个难点就是工作在ESD条件下的器件的电流电压水平已经大大的超过了其正常工作范围，以往我们所使用的正常条件下的器件模型在ESD条件下已经不再适用，必须重新考虑器件在ESD电流电压下的电学特性。论文的第三部分研究分析了ESD条件下器件的内部运行机理并介绍了ESD保护电路中常见的一些元器件以及其版图设计。 对于IC产品的可靠性来说，对发生质量问题的产品进行失效分析，找出并总结引起失效的原因与机理是一种十分重要且有效的手段。本论文分别对两种IC产品的由ESD引起的失效进行分析，这两种产品分别采用的是不同的ESD保护电路设计方式，包括了一种经典ESD保护电路以及一种新型的ESD保护电路，文章先对电路工作机理进行了深入的分析，再以实际的失效分析案例来说明造成器件ESD失效的机制，最后给出在对此种保护电路进行设计时需要考虑的问题。 在半导体产业中一个新产品的引进是一个复杂而漫长的过程，从提高产品可靠性的角度来说，本论文希望通过以上的研究可以对IC产品的ESD保护电路的可靠性设计有更深入的认识，并将其应用到新产品的设计过程中从而提高效率减少失误，并最终获得高质量的产品。

目录

文摘

英文文摘

声明

第一章序言

1.1全芯片体硅CMOS ESD保护电路的研究背景

1.2关于ESD保护研究的进展

1.3静电放电的模型以及工业测试标准

1.3.1人体放电模型(Human Body Model，HBM)

1.3.2机器放电模型(Machine Model，MM)

1.3.3器件充电模型(Charged Device Model，CDM)

1.3.4电场感应模型(Field-Induced Model，FIM)

第二章静电放电的测试

2.1静电放电测试组合

2.1.1输入输出引脚的静电放电测试

2.1.2引脚对引脚的静电放电测试

2.1.3 Vdd对Vss的静电放电测试

2.1.4 CDM的静电放电测试

2.2静电放电测试方式

2.3静电放电失效判断

2.4静电放电测试结果的判读

第三章ESD保护电路器件及其版图设计

3.1工作在ESD条件下的双极型晶体管

3.2工作在ESD条件下的MOS晶体管

3.3应用于ESD保护电路器件的版图设计

3.3.1使用二极管作为ESD保护器件的版图设计

3.3.2 NMOS管的版图设计

3.3.3SCR器件原理及版图设计

第四章失效分析实验设计

4.1失效分析实验过程的设计

4.1.1失效样品进行分析的实验步骤

4.1.2实验分析中用到的仪器工具

4.2典型失效模式分析及判据

第五章典型ESD保护电路设计及可靠性分析实例

5.1典型的输入输出端ESD保护电路工作机理分析

5.2实际输入输出端ESD保护电路失效案例分析

5.2.1 ESD保护电路的工作机制分析

5.2.2实验分析

5.2.3失效模式分析

5.2.4实验小结与改进措施

第六章分立式极间电压保护电路设计及可靠性分析实例

6.1典型有源MOSFET极间ESD保护电路

6.2增强型有源MOSFET极间保护电路

6.3采用极间钳位电路作为保护结构的设计思路

6.4极间钳位保护电路系统的实现

6.5实际失效案例分析

6.6小结

参考文献

发表论文和科研情况说明

致 谢