异步串口通信模块硬IP核的设计与验证

摘要

基于0．35μm SiGe CMOS工艺，本文设计了一款通用异步接收/发送器(UART：Universal asynchronous receiver/transmitter)的硬IP(Intellectual Property)核。电路采用半定制方法设计，设计流程包括物理综合、版图的物理实现、验证和功耗分析。 串行通信中信号传输的失真度较小，从而能够在距离很远的两个系统之间传递数据。通用异步接收/发送器是用于串行通信的一种集成电路，包括发送模块(并转串)和接收模块(串转并)，实现数据在串行和并行之间来回转换。该模块还可以作为硬IP核应用于微处理器接口的设计中。 随着半导体制造工艺特征尺寸的减小和数字集成电路设计复杂度的提高，互连线延迟效应在设计中显得越来越重要了。采用物理综合解决了深亚微米工艺条件下线负载模型精度降低的问题。本文给出了传统设计流程中逻辑综合的诸多限制并讨论了在已知物理信息的条件下连线估计的准确度是怎样提高的。 在超大规模集成电路(VLSI)设计中，物理实现是指把硬件结构转化为几何版图的过程。基于CMOS 4层金属的工艺，设计了UART硬IP核的物理版图。在标准单元布局完成后，由版图工具插入时钟树。布线完成后，提取实际的延时信息并反标到静态时序分析工具Prime Time进行静态时序分析。在提交流片数据之前需进行LVS(layout versus schematic)和DRC(design rule checking)检查。 功能验证和仿真在ASIC设计中始终扮演着十分重要的角色。uART硬IP核的验证分为两类：动态仿真和静态验证。在动态仿真中，总线功能模型BFM(BusFunction Model)用来模拟处理器的接口。本文重点讨论了UART硬IP核的静态验证方法(包括形式验证和静态时序分析)。形式验证是用数学的方法来比较两个逻辑功能是否一致。静态时序分析，在某种程度上可以说是ASIC设计中最重要的一步，布局布线之前和之后都要对网表进行静态时序分析。 低功耗成为芯片设计的一个重要目标。设计者需在设计的各个环节中考虑低功耗优化的问题。文中对集成电路功耗的各个组成部分进行了建模，并用Synopsys公司EDA工具PowerCompiler和Nanosim对功耗进行了分析。 实验得到的硬IP核最长路径时延为8．4ns，平均功耗(50MHz)约为7mw，核心面积为0．18mm<'2>，加上PAD进行流片测试的芯片总面积约为0．8mm<'2>。

目录

文摘

英文文摘

独创性声明及关于论文使用授权的说明

第一章引言

1.1异步串口通信模块和硬IP核

1.2低功耗设计的考虑

1.3 UART硬IP核在实现与验证中碰到的挑战

1.4本文的主要研究工作和论文安排

第二章UART硬IP核的功能划分及综合

2.1综合的概念

2.2 UART硬IP核的功能结构划分

2.2.1 UART内部寄存器描述

2.2.2 UART发射机

2.2.3 UART接收机

2.2.4 UART中断控制模块

2.3 UART硬IP核的综合

2.3.1逻辑综合与物理综合

2.3.2 UART硬IP核的综合策略

2.3.3 UART硬IP核的面积优化

2.3.4 UART硬IP核的综合流程及结果

2.4本章小结

第三章UART硬IP核的物理实现

3.1 UART硬IP核物理实现的流程

3.2电源网络设计

3.3时钟树网络

3.4时序收敛问题

3.5 UART硬IP核版图的物理验证

3.6 UART硬IP核的物理实现结果

3.7本章小结

第四章UART硬IP核的验证

4.1概述

4.2 UART硬IP核的静态验证

4.2.1 UART硬IP核的静态验证流程和策略

4.2.2 UART硬IP核的形式验证

4.2.3 UART硬IP核的静态时序分析

4.3 UART硬IP核的动态仿真验证

4.4本章小结

第五章UART硬IP核的低功耗设计考虑

5.1 IC系统中的功耗

5.2不同层次上的低功耗设计技术

5.3 UART硬IP核的功耗分析

5.4本章小结

第六章结论

致谢

参考文献

附录

攻硕期间取得的成果