纳米级CMOS高速低功耗加法器设计研究

摘要

全加器(Full-Adder)作为基本的运算单元，在很多VLSI系统中都有很广泛的应用，是构建CPU和DSP等运算电路的核心，其速度和功耗以及面积等的性能将直接影响到整个集成电路的表现；如果能将这些性能改进，势必对集成电路整体性能有所提升；而随着信息技术的不断发展，人们对低功耗，高性能和高集成度的不断追求，电源电压不断降低，特征尺寸不断减小，已经达到纳米级水平，由此在集成电路设计中越来越多新的物理效应需要加以考虑，比如低电源电压下的信号驱动能力、互连延迟，纳米集成电路的漏电，功耗密度和物理实现等等；这些对低功耗高速度的追求对在纳米工艺下设计全加器的提出了许多挑战。
　　 本文基于90纳米CMOS工艺，设计了一种电路结构简单，延时小，功耗低，芯片面积小的CMOS全加器；该全加器单元共用11只晶体管，通过在关键路径上采用三管XNOR门实现高速进位链，并且用反相器补充由于阈值电压损失造成的关键路径上逻辑电位的下降，达到进位位全摆幅输出，保证了输出信号的驱动能力，满足了高速和低功耗的要求；通过HSPICE仿真，并与现有的进位位输出全摆幅全加器比较，本文提出的全加器结构在速度、功耗、面积性能上均有很大的提升。

目录

文摘

英文文摘

声明

第一章绪论

1.1本文研究背景

1.2论文的主要研究工作及结构

1.2.1本文的主要工作

1.2.2本文框架

1.3本章小结

第二章纳米级低功耗CMOS集成电路设计

2.1集成电路的发展已达到纳米级水平

2.1.1硅基MOS集成电路仍将是微电子技术的主流

2.1.2等比例缩小定律仍然有广阔的发展前景

2.2纳米CMOS集成电路面临的挑战

2.2.1器件尺寸缩小对工艺的挑战

2.2.2纳米级IC低功耗设计考虑

2.2.3纳米级IC的制造成本和承受能力

2.2.4纳米CMOS电路新的物理效应

2.3纳米集成电路中的互连线

2.4纳米级CMOS集成电路漏电流组成及其降低技术

2.4.1漏电流组成

2.4.2漏电流降低技术

2.5纳米CMOS集成电路设计方法学

2.5.1传统设计方法的不足

2.5.2纳米集成电路设计方法学-持续收敛方法学

2.5.3纳米级集成电路的物理实现的考虑

2.6集成电路低功耗设计方法

2.6.1 CMOS集成电路功耗分析

2.6.2低电压、低功耗设计的限制因素

2.6.3层次化的低功耗设计

2.7本章小结

第三章加法器概论

3.1加法器基本原理

3.2 n位加法器

3.2.1串行进位加法器

3.2.2进位选择加法器(Carry-Select Adder)

3.2.3超前进位加法器(Carry-Look ahead Adder)

3.2.4扩展为宽位加法器

3.2.5曼彻斯特加法器(Manchester Adder)

3.2.6进位旁路加法器(Carry-Skip Adder)

3.2.7进位保留加法器(Carry-Save Adder)

3.3加法器性能指标

3.3.1速度指标-延迟(Delay)

3.3.2功耗

3.3.3功率延迟积(PDP)

3.4本章小结

第四章高速低功耗1位全加器设计研究

4.1进位位输出全摆幅全加器

4.1.1互补CMOS全加器

4.1.2 Pseudo-n MOS结构全加器

4.1.3 Dynamic CMOS全加器

4.1.4 Bridge 24T全加器

4.1.5 TGA全加器

4.1.6 TFA全加器

4.2进位位输出非全摆幅全加器

4.2.1 14T全加器

4.2.2 16T全加器

4.2.3 CLRCL全加器

4.2.4 SERA全加器

4.2.5 9A、9B和13A全加器

4.2.6 8T、10T和14T全加器

4.2.7 GDI技术实现的全加器

4.3全加器性能比较分析

4.4本章小结

第五章纳米级高速低功耗11T CMOS全加器设计

5.1 3T_XOR和3T_XNOR

5.2本文提出的11管CMOS全加器

5.3仿真验证

5.4结果分析

5.5小结

第六章总结

致谢

参考文献

研究成果