基于PowerPC体系结构X型微处理器整数单元的设计与实现

摘要

本课题是设计一款基于PowerPC体系结构的微处理器，重点针对整数单元进行设计与实现工作。整数单元是微处理器的核心运算单元，因此它的设计直接影响着整个系统的CPI和功耗指标。本课题的微处理器在结构上设计了两个并行的整数单元(IU1和IU2)，这样可以同时处理两条整数指令。在综合考虑微处理器的性能和硬件消耗上，本文主要设计并实现了整数单元的几个重要模块：加法器、乘法器、除法器，并且对设计的电路进行了验证。
　　 在分析设计这几个重点模块时，本文提出了一些针对算法或电路的优化。对于加法器的设计，本微处理器采用了超前进位加法器，并进行了级间进位的折衷处理，提高性能的同时兼顾了通用性。乘法器本文采用了改进Booth算法，在乘数编码时，我们采用多周期方式来实现，这样做在很大程度上简化了编码电路、部分积电路、以及压缩器电路，使版图的面积节省了70％，有效地折衷了性能和消耗。除法器的设计上，本文有别于其它微处理器，在硬件上设计了一款能够独立完成有符号和无符号除法指令的功能模块，每周期能够产生2位商，有效地提高了除法的运算能力。
　　 论文的最后，通过模块级和系统级的两种验证方式，可以表明整数单元在500MHz主频下完全到达设计要求。

目录

文摘

英文文摘

第一章 绪论

1.1 课题的研究背景

1.2 国内外研究现状

1.3 课题的研究意义

1.4 论文结构

第二章 PowerPC体系结构和指令集

2.1 指令集简述

2.1.1 CISC和RISC

2.1.2 关于PowerPC

2.2 X型微处理器体系结构

2.3 X型微处理器的流水线结构

2.4 X型微处理器IU指令简介

2.5 本章小结

第三章 整数单元的相应算法与硬件设计

3.1 加法器的算法及硬件设计

3.1.1 进位链的设计

3.1.232位超前进位加法器

3.1.3 加法器溢出处理

3.1.4 加法器设计小结

3.2 乘法器的算法和硬件设计

3.2.1 改进Booth算法简介

3.2.2 乘法器的硬件设计

3.2.3 乘法器设计小结

3.3 除法器的算法和硬件设计

3.3.1 除法的算法设计

3.3.2 除法器小结

3.4 其它逻辑模块

3.5 本章小节

第四章 IU的优化与实现

4.1 加法器的优化与电路实现

4.1.1 加法器子单元的实现电路

4.1.2 加法器的进位单元实现电路

4.1.3 加法器的最高位溢出处理实现电路

4.1.4 加法器实现电路小结

4.2 乘法器的优化与电路实现

4.2.1 Booth编码器实现电路

4.2.2 部分积实现电路

4.2.3 压缩器实现电路

4.2.4 最终加法器和反馈实现电路

4.2.5 乘法器实现电路小结

4.3 除法器的电路实现

4.3.1 商的确定

4.3.2 部分余数的选通

4.3.3 商的修正

4.3.4 异常情况处理

4.3.5 除法器接口与小结

第五章 版图的设计

第六章 功能验证

6.1 验证方案和验证平台

6.2 RTL级验证

6.2.1 模块级验证

6.2.2 系统级验证

6.3 本章小结

第七章 工作总结和展望

7.1 工作总结

7.2 展望

致谢

参考文献