一种基于锁相环的时钟数据恢复电路的设计与实现

摘要

时钟数据恢复(CDR)电路是串行数据通信中数据接收端的重要模块，串行数据通信中数据率的不断提高对时钟数据恢复电路的设计提出了更高的挑战。为了适应不断提高的串行数据率，本文提出了一种基于bang-bang型锁相环的时钟数据恢复电路架构，与传统的基于线性锁相环的CDR电路相比，该结构具有自动相位对准、适用于多相时钟采样结构、工作的数据率可达到由工艺决定的触发器的最高速度等优点。最新的分析表明bang-bang型环路的输出抖动与输入信号的抖动呈平方根关系而线性的PLL为线性关系。
　　本文首先在bangbang型锁相环路的特性深入地研究的基础上，基于simulink对bangbang型锁相环路进行了系统建模和仿真，并结合建模的仿真结果获得了基于bangbang型锁相环路的时钟数据恢复电路中重要环路性能参数与设计变量的关系。
　　然后基于XFAB0.6umBiCMOS工艺完成了CDR电路各模块的设计并采用Spectre仿真器对所设计的鉴相器、环路滤波器、VCO和分频器等重要模块及系统电路进行了仿真验证。Spectre环境下的仿真结果表明，设计的bangbang型鉴相器实现了串行数据信号与时钟信号的相位比较功能。设计实现的比例加积分双通路结构的环路滤波器实现了预期功能和性能。基于差值型延时单元设计的双环路VCO实现了600MHz到2.4GHz约4比1的调节范围，相位噪声为-90dBc/Hz@1MHz。设计的分频系数可变的分频电路实现了预期功能并达到了较好的速度性能。
　　本文中设计的时钟数据恢复电路已应用到某型号收发系统芯片中，并基于XFAB0.6umBiCMOS工艺进行了流片试验，测试结果证明本论文中设计实现的时钟数据恢复电路实现了预期的功能，恢复的时钟信号抖动的峰峰值为32ps，恢复的数据信号的抖动量为0.04UI，满足了设计指标要求。

目录

声明

摘要

第一章 引言

1．1 论文的研究背景

1．2 论文的研究意义和目的

1．3 国内外发展现状

1．4 论文的主要工作和组织结构

第二章 时钟数据恢复电路的原理分析

2．1 时钟数据恢复的工作机制

2．2 时钟数据恢复电路的性能衡量标准

2．2．1 速度

2．2．2 抖动与相位噪声

2．2．3 抖动传输函数

2．2．4 抖动容限

2．2．5 抖动产生

2．2．6 眼图

2．2．7 误码率

2．3 时钟数据恢复面临的挑战

2．4 串行数据通信中的编码

2．5 锁相环电路的工作机制

2．5．1 基本的锁相环路

2．5．2 PLL的传递函数

2．6 时钟数据恢复电路的系统架构

2．6．1 基于线性鉴相器的CDR架构

2．6．2 基于非线性鉴相器的CDR架构

2．7 非线性CDR的工作机制

2．8 总结

第三章 二阶bang-bang时钟数据恢复电路的建模

3．1 二阶bang-bang环路的simulimk建模

3．2 二阶bang-bang环路非线性模型的定量分析

3．3 二阶bang-bang环路的线性模型

3．4 二阶bang-bang环路的斜率过载

3．5 输出信号的相位的最大变化率

3．6 二阶环路的抖动性能分析

3．7 总结

第四章 一种1．4Gb／s时钟数据恢复电路的设计与仿真

4．1 工艺的选择

4．2 CDR环路的顶层设计

4．3 电流模逻辑电路

4．3．1 电流模逻辑与标准CMOS逻辑的比较

4．3．2 双极型晶体管构成的CML逻辑反向器

4．3．3 基本的电流模逻辑(CML)门电路

4．3．4 电流模逻辑电路的优化设计

4．4 CDR环路中重要电路模块的设计

4．4．1 接收均衡器的设计

4．4．2 bang-bang鉴相器

4．4．3 压控振荡器VCO的设计

4．4．4．环路滤波器的设计

4．4．5 分频系数可变的分频电路

4．5 CDR电路中重要模块与整体环路的仿真结果

4．5．1 接收均衡器的仿真结果与分析

4．5．2 bang-bang鉴相器的仿真结果与分析

4．5．3 压控振荡器的仿真结果与分析

4．5．4 环路滤波器的仿真结果与分析

4．5．5 divide_by_N模块的仿真结果与分析

4．5．6 CDR环路的前仿真

4．5．7 CDR环路的版图布局与后仿真

4．6 总结

第五章 串行收发系统的测试

5．1 测试系统的搭建

5．2 参数测试

5．3 高速信号测试中的非理想效应的初步探究

5．3．1 示波器探头之间的相互影响

5．3．2 示波器带宽对信号质量的影响

5．3．3 夹具对信号质量的影响

5．4 总结

第六章 总结和展望

致谢

参考文献