高速8B/10B解码器的ASIC实现研究

摘要

随着日益增长的信息流量需求，传统并行接口技术成为进一步提高数据传输速率的瓶颈，而串行通信技术(如SerDes，Serializer/Deserializer)不仅可以支持更高的数据吞吐量，而且拥有更低的功耗和更高的可靠性，并且在大多数应用情形下可以支持更小的外形尺寸，在高速接口技术方面展现出巨大的优势。目前，高速串行通信正取代传统并行接口技术成为高速接口技术的主流，因而，对高速SerDes及其重要组成模块8b/10b码的研究和开发具有重要的应用价值。
　　 本文重点研究了高速8b/10b解码器的设计与实现，在详细介绍了解码原理及多种传统解码方案的基础上，采用流水线结构设计了高速8b/10b解码器。通过仔细分析传统解码器的不足，精心设计流水线结构及触发器在关键路径上的插入点，使得所设计电路的速度比传统解码器有了较大的提升。该解码器采用基于TSMC0.18μm CMOS工艺的标准单元库实现，版图面积为375μm×375μm，并进行了流片和测试。测试结果表明，速率满足6.25Gb/s的设计要求，且最高可达7.5Gb/s。在1.8V电源电压下(6.25Gb/s时)，功耗为21.6mW，眼图中的峰峰抖动为177.8ps。
　　 本文还采用基于标准单元的设计方法设计了基于查表法的8b/10b解码器，并给出了版图和后仿真结果。对这两种结构的解码器的分析比较表明，基于查表法的解码器设计简单方便，但由于采用标准单元库中的ROM模块来实现，难于达到较高的速度。
　　 本文的高速8b/10解码器的研究为高速、低成本的SerDes设计奠定了基础，使得串行通信技术可以更低成本更高速地应用于广阔的应用场合，以满足日益增长的信息流量需求。