光纤通信10Gb/级联码编码器的FPGA实现及通用有限域乘法器IP核设计

摘要

随着光纤通信技术的迅猛发展，光纤传输的距离越来越长，传输的数据量越来越大，对具有更高编码增益的纠错码(FEC)的需求越来越迫切。通过级联码方法实现的超强纠错(EFEC)是控制信道差错的重要方法，也是近年来纠错码领域的研究热点。
　　 本文设计了满足G.9751.4协议的光纤通信用10Gbps RS(1023，1007)_BCH(2040，1952)级联码编码器。为了实现10Gbps的速率，设计的EFEC系统采用了64比特的输入输出位宽。级联码编码系统由缓冲模块，RS并行编码模块，交织模块和BCH并行编码模块4部分构成。缓存模块由64转80模块和8块RAM拼接而成，并行编码模块由8个RS串行编码器组成，交织模块则由另外的8块RAM和80转64模块组成。BCH并行编码器由64个并行工作的串行BCH编码器组成。
　　 在实现RS编码的过程中，通过合理的时序控制使得8个串行RS编码器在一帧数据的编码过程中使用了两次，所以8个串行RS编码器完成了16个RS码字的编码。在交织的实现上，本文的交织采用了规则的行列交织方式，但实现方式上较以往的行列交织有所改进。首先交织器不需要等数据全部存满后再读出数据，其次实现交织器的存储单元本身就是配合RS编码器的缓存RAM。这一方面降低了交织器的输出延迟，另一方面减少了交织器占用的存储单元。
　　 本文的级联码编码器已通过Xilinx公司Virtex5系列的110t芯片实现，并在FPGA验证平台上实现了编码器的环回测试以及与商用芯片对通测试。测试结果表明，在167MHz的频率下，编码器工作正常，实现了10Gbps的编码速率。
　　 有限域乘法器有着广泛的使用价值，是RS编解码器的重要单元。本文对有限域乘法器的原理和电路结构进行了详细的讨论，设计了比特并行的通用有限域乘法器，通过对乘法器延迟面积的权衡处理，设计了具有良好较低延迟和电路资源复杂度的乘法器，并用TSMC0.18m工艺实现。文章的最后部分将有限域乘法器设计成标准的IP核，根据工信部的软IP核交付规范提供了IP核交付的各个交付项。