采用开环冗余结构的高速流水线模数转换器设计

摘要

随着无线通信技术的进步，ADC作为通信系统的一部分正变得越来越重要。当前，无线通信系统需要高速、高精度以及低功耗的ADC。相对于其他结构的ADC而言，流水线ADC在实现高速高精度的同时能够达到较低的功耗，符合无线通信的发展需求，因而极具研究价值。
　　本文研究用于无线通信领域的高速流水线ADC。通过对流水线ADC的研究现状进行了充分调研，分析了采用开环MDAC结构和闭环MDAC结构设计流水线ADC的优缺点，最终提出基于冗余的开环MDAC结构设计流水线ADC以降低功耗并提高采样率。为了解决开环放大器线性度差、精度难以保证的问题，采用了一种查表式后端数字校正技术将比较器失调、级间增益误差等因素交由后台数字校正部分处理，有效提高了流水线ADC的精度。本文设计的流水线ADC由14级1位/级电路构成，当完成第1级流水线电路版图后可以通过复制完成其余各级版图，从而大大降低版图的设计难度。在确定电路结构的基础上，本文采用Simulink建模仿真以验证冗余开环结构在电路实现中的可行性。建模仿真结果表明:当采样率为100MHz，输入信号为47.65625MHz时，校正前SNDR为27.05dB，SFDR为29.72dB，ENOB为4.2位;当采用校正方案校正后，SNDR为74.51dB，SFDR为82.05dB，ENOB为12.09dB。
　　本文设计的流水线ADC采用了TSMC0.18μm1P6M CMOS工艺，电源电压为1.8V。整个电路主要包括14级1位/级流水线电路和延时对准寄存器阵列。每级流水线电路由采保电路、子ADC、MDAC和时钟电路构成，电路版图面积约为1.2mm×1.4mm。输入信号摆幅最大为600mV，采样率可以达到100MHz，精度为12位。后仿真结果表明:在输入信号摆幅为600mV，频率为47.65625MHz，采样率为100MHz时，校正前SNDR为26.66dB，SFDR为29.65dB，ENOB为4.136位;校正后SNDR为68.98dB，SFDR为78.98dB，ENOB达到11.17位，功耗为155mW。

目录

声明

摘要

第1章 绪论

1．1 研究背景及意义

1．2 国内外研究现状

1．3 本文研究内容与结构安排

第2章 模数转换器概述

2．1 基本原理

2．1．1 采样原理

2．1．2 量化原理

2．2 性能指标

2．2．1 基本指标

2．2．2 静态指标

2．2．3 动态指标

2．3 常见结构及优缺点

2．3．1 全并行模数转换器

2．3．2 两步式模数转换器

2．3．3 折叠插值型模数转换器

2．3．4 流水线型模数转换器

2．3．5 逐次比较型模数转换器

2．3．6 Σ-Δ型模数转换器

2．4 本章小结

第3章 流水线模数转换器系统设计

3．1 基本流水线ADC结构

3．2 优化技术及存在的问题

3．3 带冗余的开环MDAC结构

3．4 Simulink建模

3．5 本章小结

第4章 流水线模数转换器模块设计

4．1 采样保持电路设计

4．1．1 采保结构选择

4．1．2 栅压自举开关

4．2 MDAC设计

4．2．1 开关电容电路设计

4．2．2 开环余量放大器设计

4．3 子ADC设计

4．4 时钟电路设计

4．5 延时对准寄存器阵列设计

4．5 整体电路

4．6 电路前仿真

4．7 本章小结

第5章 版图设计与电路后仿真

5．1 版图介绍与设计原则

5．1．1 版图基础

5．1．2 版图设计原则

5．2 电路各个模块版图设计

5．2．1 子ADC版图设计

5．2．2 MDAC版图设计

5．2．3 单级版图设计

5．2．4 延时对准寄存器阵列版图设计

5．2．5 整体版图设计

5．3 电路整体后仿真

5．4 本章小结

第6章 总结与展望

参考文献

致谢

硕士期间发表论文