Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan;
clocks; delay lines; power aware computing; all-digital clock generator; cyclic clock multiplier; dynamic frequency scaling;
机译:低复杂度全数字锁频环作为500 MHz参考时钟发生器的开发,用于现场可编程门阵列
机译:基于120 MHz–1.8 GHz CMOS DLL的时钟发生器,用于动态频率缩放
机译:基于120 MHz–1.8 GHz CMOS DLL的时钟发生器,用于动态频率缩放
机译:用于动态频率缩放的全数字时钟发生器
机译:温度补偿的CMOS和MEMS-CMOS振荡器,用于时钟发生器和频率基准。
机译:Neurospora Crassa的昼夜节律:使用荧光报道器可视化时钟元件频率的动态
机译:用于asICs'速度测试的芯片全数字可配置时钟发生器