3D Stacked IC; Test access mechanism; Test time optimization;
机译:基于TSV 3D SoC的测试包装长度和TSV的共同优化
机译:基于TSV的3-D堆叠式IC的测试架构优化和测试计划
机译:针对基于TSV的三维SoC重新配置测试架构的优化
机译:使用硬SOC的基于TSV基于TSV堆叠IC的测试架构
机译:基于TSV的3D堆叠式IC的测试设计和测试优化技术。
机译:具有无损测试输出压缩方案的低成本并发TSV测试架构
机译:基于TsV的3-D堆叠式IC的测试架构优化和测试调度