3D SOC的测试结构和测试优化技术研究

摘要

随着半导体制作工艺的发展和集成电路复杂度的提高,电子系统的设计开始由二维设计转向三维设计。三维(three-dimensional,3D)集成电路实现了电路器件层的垂直堆叠并且通过过硅通孔(Through Silicon Vias,TSV)来实现器件层的垂直互连。垂直堆叠方式潜在的好处是:降低总线长度,提高互连密度和减少传播延迟,提高性能,降低功耗。片上系统(System On Chip,SOC)采用了芯核复用技术,将一个完整的系统集成到单个芯片上,降低了芯片的设计时间,缩短了产品的上市周期。基于SOC的三维集成电路由于集合了SOC和三维集成电路的优点,成为当今科研机构和工业界的研究热点。
　　虽然3D SOC具有高性能,低功耗等优点,但是它结构的独特性给测试问题带来了很大的挑战,例如测试结构复杂,测试成本过高等。而如何通过测试优化技术来降低测试成本是需要解决的重要问题。芯片测试应用时间、测试数据存储量和测试面积开销是决定测试成本的关键因素,因此国内科研机构对这些关键因素已经展开了广泛的研究。
　　本文介绍了3D SOC技术,可测试性设计技术和芯片测试的必要性,详细介绍了SOC的测试结构、应用于SOC测试的IEEEP1500标准和测试外壳技术,以及3D SOC测试面临的挑战。首先针对细粒度划分的3D SOC,提出了扫描链平衡的方法,在不提高测试应用时间的前提下,将长度较短的扫描链进行合并,可以有效的降低测试数据的存储量。对于给定的一个芯核,不同的划分层数会导致测试应用时间和测试数据存储量的不同,因此本文提出测试成本函数,根据该测试成本函数,可以找到芯核的最优的划分层数,已达到最优的测试成本开销。
　　测试面积开销也是测试成本中不容忽视的部分。针对粗粒度划分的3D SOC,测试面积开销主要是指在芯片的可测试性设计阶段,封装在待测芯核周围的测试外壳的面积开销。因此本文提出了轻测试外壳概念,通过使待测芯核复用其周围芯核的测试外壳的边界寄存器来达到测试的目的。实验表明该方法可以有效的降低3D SOC可测试性设计的面积开销。

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第一章 绪 论

1.1 研究背景

1.2 研究目的和意义

1.3国内外的研究现状

1.4论文内容概述及本文的章节安排

第二章 3D SOC及其测试技术介绍

2.1 三维芯片和SOC技术介绍

2.2 3D SOC技术

2.3 三维芯片测试面临的问题

第三章 基于扫描链平衡的3D SOC测试优化方法

3.1 问题介绍

3.2基于扫描链平衡的3D SOC测试优化方法

3.3 算法实现

3.4 实验结果与分析

3.5 小结

第四章 减少测试外壳数量的3D SOC测试优化技术研究

4.1 问题介绍

4.2减少测试外壳数量的3D SOC测试优化技术研究

4.3 本文的研究方法

4.4 实验结果

4.5小结

第五章 总结及下一步工作

5.1 总结

5.2 下一步工作

参考文献

攻读硕士期间发表的论文

攻读硕士期间参加的项目