基于VHDL和FPGA的自适应数字频率计设计

摘要

与传统方法相比，基于VHDL和FPGA的自适应数字频率计设计，具有外围电路简单、设计周期短、易于修改等优点。该设计基于测频原理及FPGA的设计思想，建立了一种利用VHDL硬件描述语言设计自适应数字频率计的新方法。 此设计自顶而下.采用模块化单元构建系统。使用开发工具ISE6.1进行软件开发，并将程序下载到作为自适应数字频率计核心电路的FPGA：芯片中。通过软件智能设计，突破了以往改变闸门时间的方法，使自动换档的实现更加简单可靠。