基于FPGA的AES加解密算法高速设计

摘要

针对应用广泛的32 位数据平台,用FPGA 实现了密钥长度为128 位的AES 加解密算法。在加/解密单元采用了部分外部流水线技术,在系统优化中采用了逻辑锁技术,对S 盒和密钥存储进行了优化。以较少的系统资源,在100MHz时钟频率下,获得了3200Mbit/s的数据吞吐量。适用于时钟频率不高于100MHz的中低端设备。