ASIC

摘要： 基于GF 0.18 um CMOS工艺,设计并实现了ASIC芯片中的重要组成部分−阈值产生与调节电路,包括DAC模块和基于SPI慢控接口模块的控制模块。为了有效减少ASIC芯片版图面积、降低功耗,同时提高调节精度,提出通过组合高、低两个4位的DAC实现一个8位DAC的阈值调节,其中多个通道复用一个高4位DAC进行阈值粗调,每通道各自包含一个低4位DAC进行阈值细调。SPI慢控接口模块不仅实现对8位DAC输入的控制来调节触发阈值,还能够控制前放的增益和成型时间的档位。测试结果表明:DAC模块的DNL<0.10 LSB;INL<0.18 LSB;阈值粗调范围约为900 mV;阈值细调范围约为60 mV,精度误差小于7%,可满足ASIC芯片中的甄别器对阈值调节的需求。

摘要： 射线探测、粒子探测技术在天体物理学科中的应用日渐广泛,伴随着高性能、低功耗、并发探测规模等标准的提升,对读出电子学逻辑设计提出了更高的要求。设计了一种基于ASIC+ZYNQ架构的多通道读出电子学逻辑设计方案。ASIC的高集成度减小了系统体积,降低了系统功耗,保障了多通道采集的良好一致性;ZYNQ的PL端具有并行处理能力,有效满足了多通道同步读出数据的需求;片内AXI-DMA高速总线以及千兆以太网接口保障了并行数据的汇总和实时上报。仿真与测试验证表明,系统能够对多通道数据进行读出,噪声基线为35~65 mV,较好满足了设计需求,具备灵活的扩展能力,对类似探测器读出系统设计具有一定的参考价值。

摘要： 本文提出了一种利用Radix-2;FFT算法实现的可配置点数的FFT处理器硬件实现结构。Radix-2;FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单路延时置换结构,完成2048~256序列点数的可配置FFT处理器ASIC设计。芯片测试结果验证了基于Radix-2;算法的可配置点数FFT硬件结构可以完成4096~256点数频谱分析,4096点FFT计算时间少于90.02us,运算精度SQNR可以达到50.65dB,满足运用需求。

摘要： 在不同安全等级的网络中,由于缺乏标准的气象信息传输机制,数据难以有效安全交互.结合多样的业务应用需求,基于“2+1”模型结构,设计了物理隔离网络间的气象业务数据流可信交互框架体系,部署在气象内网和其他网络的DMZ区,跨区域实现数据安全传输和共享.文中首先介绍了可信交互的体系架构,然后结合具体气象业务需求开展了应用研究,最后进行了系统功能、性能和安全测试,并对可信交互架构的传输瓶颈和带宽利用率进行了分析.该研究对应用可信交互架构提高异构网络间数据流的传输效率具有指导意义.

摘要： 随着在线教育平台的迅速发展,集成电路设计类专业实验课程的教学方式已不再满足当下教育的需求。将传统课堂教学与网络教学有机融合,并汲取翻转课堂教学的优势,构建了“课堂教学-课外实验、自由讨论-课堂小组讨论”的混合式教学模式。实施效果表明该教学模式能有效提高学生的学习自主性和对知识的掌握程度,为培养集成电路行业人才,弥补国家集成电路行业的人才缺口奠定了基础。

摘要： 智慧交通系统中总线控制器可以实现红绿灯的智能控制,可将信息台与红绿灯驱动板相连接,避免路口改造时重新破路改线.根据智慧交通的实际应用特点确定总线控制器的设计方案,实现了控制链路上总线控制器的ASIC设计与仿真.本设计体积小、集成度高,较普通总线控制器不但通信信道增多、可处理信息量增大,同时性能更稳定,满足当前智慧交通的需求.

摘要： 全球科技变革的当下,AI、5G与AIoT时代的大门缓缓开启,众多新技术、新应用、新产品潜移默化推动人们数字生活变革的同时,各类定制化芯片开始崭露头角。在以数据为驱动的第五波计算浪潮下,ASIC与FPGA定制芯片开始频繁出现在人们眼前,对于习惯了CPU、GPU等芯片的大众而言,ASIC与FPGA芯片多少有些陌生,但对于整个半导体产业而言,ASIC与FPGA却代表着方向与未来……

摘要： 高性能快速傅里叶变换(FFT)处理器在雷达与通信等实时信号处理系统中具有广泛的应用场景.本文通过优化无冲突访存规则,结合基-2和基-8时域抽取的FFT算法,设计了一种高性能的混合基FFT处理器.该处理器采用基于存储的架构,主要组成单元包括蝶形运算单元,存储单元和控制单元.通过优化无冲突访存规则以及旋转因子生成方案,提高计算速度和硬件效率。在SMIC 40nm标准CMOS工艺下,FFT处理器工作主频超过500 MHz,核心面积为1.76×0.85 mm~2,且计算结果信噪比超过136 dB.在32K点FFT计算任务下,计算速度相比同类型FFT处理器提高约4倍.

摘要： A side-channel attack(SCA)-resistant AES S-box implementation is proposed,which is an improvement from the power-aware hiding(PAH)S-box but with higher security and a smaller area.We use the composite field approach and apply the PAH method to the inversion in the nonlinear kernel and a masking method to the other parts.In addition,a delaymatched enable control technique is used to suppress glitches in the masked parts.The evaluation results show that its area is contracted to 63.3%of the full PAH S-box,and its power-delay product is much lower than that of the masking implementation.The leakage assessment using simulation power traces concludes that it has no detectable leakage under t-test and that it at least can thwart the moment-correlation analysis using 665000 noiseless traces.

摘要： 当前市售PROFIBUS-PA设备的总线接口电路设计多采用FPGA(或MCU)和进口专用集成电路芯片ASIC实现,存在价格昂贵、可选芯片单一等问题.经过对PROFIBUS-PA总线接口电路的研究,提出采用FPGA和自搭建MAU电路实现的PA总线接口电路.该电路具有成本低、可选器件丰富的优点.经过测试,该电路可应用于PROFIBUS-PA现场总线设备,且所有关键器件都有国产型号可供选择,为核电站DCS现场总线设备的国产化提供了解决方案.

摘要： 本文通过研究CMMB的协议标准，针对其特殊的帧结构，提出了一种适合于CMMB系统接收机载波同步的方案。该方案利用了时域同步的快速性和频域同步的精确性，采取了时频联合载波同步。首先在时域纠正小数频偏，消除ICI的影响；小数频偏校正完的数据经过FFT，在频域通过连续导频自相关求峰值，解出整数频偏；然后在频域再对整数频偏和小数频偏补偿过后的数据进行剩余载波频偏的跟踪。本文采用Verilog语言实现了具体的硬件电路，并运用流水线和模块复用技术，进行了电路的优化，通过FPGA的验汪，证明了该算法硬件结构性能的实用性和优越性。

摘要： 本文通过研究CMMB的协议标准，针对其特殊的帧结构，提出了一种适合于CMMB系统接收机载波同步的方案。该方案利用了时域同步的快速性和频域同步的精确性，采取了时频联合载波同步。首先在时域纠正小数频偏，消除ICI的影响；小数频偏校正完的数据经过FFT，在频域通过连续导频自相关求峰值，解出整数频偏；然后在频域再对整数频偏和小数频偏补偿过后的数据进行剩余载波频偏的跟踪。本文采用Verilog语言实现了具体的硬件电路，并运用流水线和模块复用技术，进行了电路的优化，通过FPGA的验汪，证明了该算法硬件结构性能的实用性和优越性。

摘要： 本文通过研究CMMB的协议标准，针对其特殊的帧结构，提出了一种适合于CMMB系统接收机载波同步的方案。该方案利用了时域同步的快速性和频域同步的精确性，采取了时频联合载波同步。首先在时域纠正小数频偏，消除ICI的影响；小数频偏校正完的数据经过FFT，在频域通过连续导频自相关求峰值，解出整数频偏；然后在频域再对整数频偏和小数频偏补偿过后的数据进行剩余载波频偏的跟踪。本文采用Verilog语言实现了具体的硬件电路，并运用流水线和模块复用技术，进行了电路的优化，通过FPGA的验汪，证明了该算法硬件结构性能的实用性和优越性。

摘要： 本文通过研究CMMB的协议标准，针对其特殊的帧结构，提出了一种适合于CMMB系统接收机载波同步的方案。该方案利用了时域同步的快速性和频域同步的精确性，采取了时频联合载波同步。首先在时域纠正小数频偏，消除ICI的影响；小数频偏校正完的数据经过FFT，在频域通过连续导频自相关求峰值，解出整数频偏；然后在频域再对整数频偏和小数频偏补偿过后的数据进行剩余载波频偏的跟踪。本文采用Verilog语言实现了具体的硬件电路，并运用流水线和模块复用技术，进行了电路的优化，通过FPGA的验汪，证明了该算法硬件结构性能的实用性和优越性。

摘要： 本文通过研究CMMB的协议标准，针对其特殊的帧结构，提出了一种适合于CMMB系统接收机载波同步的方案。该方案利用了时域同步的快速性和频域同步的精确性，采取了时频联合载波同步。首先在时域纠正小数频偏，消除ICI的影响；小数频偏校正完的数据经过FFT，在频域通过连续导频自相关求峰值，解出整数频偏；然后在频域再对整数频偏和小数频偏补偿过后的数据进行剩余载波频偏的跟踪。本文采用Verilog语言实现了具体的硬件电路，并运用流水线和模块复用技术，进行了电路的优化，通过FPGA的验汪，证明了该算法硬件结构性能的实用性和优越性。

摘要： 本文介绍了一种可以应用于MEMS加速度传感计测量系统的高分辨率∑△调制器。电路设计采用二阶单环结构,并且在调制器的第一个积分器中应用斩波稳定技术(CHS)降低1/f噪声。文章仿真结果证实斩波稳定技术可以很大程度提高调制器的电路性能。

摘要： 本文介绍了一种可以应用于MEMS加速度传感计测量系统的高分辨率∑△调制器。电路设计采用二阶单环结构,并且在调制器的第一个积分器中应用斩波稳定技术(CHS)降低1/f噪声。文章仿真结果证实斩波稳定技术可以很大程度提高调制器的电路性能。

摘要： 本文介绍了一种可以应用于MEMS加速度传感计测量系统的高分辨率∑△调制器。电路设计采用二阶单环结构,并且在调制器的第一个积分器中应用斩波稳定技术(CHS)降低1/f噪声。文章仿真结果证实斩波稳定技术可以很大程度提高调制器的电路性能。

摘要： 本文介绍了一种可以应用于MEMS加速度传感计测量系统的高分辨率∑△调制器。电路设计采用二阶单环结构,并且在调制器的第一个积分器中应用斩波稳定技术(CHS)降低1/f噪声。文章仿真结果证实斩波稳定技术可以很大程度提高调制器的电路性能。

摘要： 本文介绍了一种可以应用于MEMS加速度传感计测量系统的高分辨率∑△调制器。电路设计采用二阶单环结构,并且在调制器的第一个积分器中应用斩波稳定技术(CHS)降低1/f噪声。文章仿真结果证实斩波稳定技术可以很大程度提高调制器的电路性能。

摘要： 本发明实施例公开了一种ASIC芯片实现方法及ASIC芯片，包括：以ASIC芯片对应的RTL代码作为输入，运用逻辑综合工具将芯片功能逻辑综合成反熔丝查找表标准单元网表；将所述网表中的所有反熔丝查找表标准单元，增加统一的编程控制电路；将增加编程控制电路后的网表，基于常规的版图设计流程得出符合目标工艺的GDS版图，并根据所述GDS版图制造硅芯片；以所述硅芯片的编程控制电路的输入端作为编程控制接口，对所述硅芯片中的所有反熔丝查找表标准单元进行编程，本实施例这种在硅后对反熔丝查找表标准单元进行编程的方式，保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储不被后门电路窃取。

摘要： 本申请提供了一种电子烟硅咪的ASIC芯片及其ASIC芯片的处理方法，包括：电容检测模块、主控算法模块、输出驱动模块，所述电容检测模块用于获取电子烟硅咪中的微机电系统MEMS电容芯片的当前电容值，根据所述当前电容值和原始电容值获取减少量，主控算法模块根据所述减少量与预设的电容变化阈值的关系判断所述减少量的类型，将所述类型发送到输出驱动模块，输出驱动模块根据所述类型发送到对应的微控制单元MCU。本发明实施例的电子烟硅咪可以检测出不同的类型，避免了因风引起的电子烟的误吸行为，提高了电子烟的使用体验。

摘要： 本申请提供了一种电子烟硅咪的ASIC芯片及其吸烟过程中ASIC芯片的处理方法，包括：电容检测模块、主控算法模块、放电模块，所述电容检测模块用于获取电子烟硅咪中的微机电系统MEMS电容芯片的当前电容值，根据所述当前电容值和原始电容值获取减少量，主控算法模块判断所述减少量是否超过预设的电容变化阈值，如果超过，则控制所述放电模块进行放电，所述放电模块通过放电在宽电压域内对电子烟的烟油进行加热。本发明实施例的电子烟硅咪的检测更加准确，保证用户在使用电子烟时，不会因电压的变化影响吸烟感受，提高了电子烟的使用体验。

摘要： 本发明实施例公开了一种ASIC芯片实现方法及ASIC芯片，包括：以ASIC芯片对应的RTL代码作为输入，运用逻辑综合工具将芯片功能逻辑综合成反熔丝查找表标准单元网表；将所述网表中的所有反熔丝查找表标准单元，增加统一的编程控制电路；将增加编程控制电路后的网表，基于常规的版图设计流程得出符合目标工艺的GDS版图，并根据所述GDS版图制造硅芯片；以所述硅芯片的编程控制电路的输入端作为编程控制接口，对所述硅芯片中的所有反熔丝查找表标准单元进行编程，本实施例这种在硅后对反熔丝查找表标准单元进行编程的方式，保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储不被后门电路窃取。

摘要： FPGA转成结构化ASIC的方法，涉及集成电路技术。本发明将SRAM型FPGA中的IO单元去除配置SRAM，作为结构化ASIC的IO单元；将SRAM型FPGA中的CLB去除配置SRAM，作为结构化ASIC的逻辑单元；逻辑单元之间，以及逻辑单元与IO单元之间的互联线为定制的金属连线；通过前述步骤形成结构化ASIC。本发明的有益效果是，能够在FPGA的开发平台上完成结构化ASIC的开发工作，从而大大的提高了开发效率，降低了结构化ASIC的开发成本。

摘要： 本发明涉及图像处理技术领域，具体涉及一种图像坏点动态校正及其ASIC实现方法及系统，包括以下步骤：获取待处理图像，并判断该图像当前的颜色通道；根据当前颜色通道，选取需要参与计算的邻域的像素点；计算当前中心像素点与邻域像素点的差值，并分别与阈值进行比较；根据比较的结果判断当前像素点是否为坏点，若为坏点，进行校正。本发明可以动态检测和校正图像坏点；可以根据不同的颜色通道选择不同的检测阈值；可以根据不同的坏点类型选择不同的检测阈值；可以根据不同的应用场景，选择不同的校正方法；同时利于ASIC实现。

摘要： 本发明公开一种电源重置电路、ASIC芯片及麦克风，该电源重置电路包括：电源输入端，用于接入电源电压；前级电源检测电路，其检测端与电源输入端连接；前级电源检测电路，用于在检测到接入的电源电压大于预设电压阈值，且电源电压大于预设电压阈值的维持时间大于或者预设时间时，输出重置触发信号；后级电源重置电路，后级电源重置电路的受控端与前级电源检测电路的输出端连接，后级电源重置电路的输入端与电源输入端连接；后级电源重置电路，用于在接收到重置触发信号时，将接入的电源电压转换为延迟输入电压，并在延迟输入电压大于或者等于预设临界电压时输出电源重置信号。本发明解决了电源重置电路误触发的问题。

摘要： 本发明涉及一种压电蜂鸣器ASIC驱动电路，包括基准稳压源、锯齿波发生器、比较整形电路、电平转移电路和H桥驱动电路，所述基准稳压源、锯齿波发生器和比较整形电路构成恒流源；所述基准稳压源输入端接外接电源VDD，输出端与锯齿波发生器和比较整形电路连接；所述锯齿波发生器、比较整形电路、电平转移电路和H桥驱动电路依次连接；所述H桥驱动电路设置两个输出端Vout1、Vout2。本发明工作电压宽广，输出驱动频率可调，可以实现单端或双端驱动应用。

摘要： 本发明涉及图像处理技术领域，具体涉及一种图像细节增强及其ASIC实现方法及系统，包括以下步骤：S1初始化，输入待处理图像，对输入图像进行参数可配的加权均值滤波；S2计算当前中心像素点与均值滤波输出之间的差值，并查表得到差值增益系数和灰度增益系数；S3结合S1中加权均值滤波输出及S2中差值输出和两个增益系数，计算细节增强输出结果。本发明可以根据当前像素点的像素值调整细节增益，有效解决图像细节增强中的过冲和下冲问题；可以根据不同的应用场景，选择不同的滤波系数，根据不同的应用场景，选择不同的增益曲线，在YUV域中只在Y通道进行细节增强，有效减小计算量，利于ASIC实现。

摘要： 本发明公开了信号处理ASIC电路及微机电系统骨振动传感器，属于传感器技术领域，信号处理ASIC电路，包括VAD模块和中断接口；VAD模块，用于识别语音信号；中断接口，在VAD模块检测到语音信号时，用于将中断电平信号输出；VAD模块的输出端接入中断接口的输入端，中断接口的输出端与外部设备连接，输出中断电平信号；该电路包含了中断接口和VAD模块，有利于系统整体功耗最优化。本发明的包括信号处理ASIC电路的微机电系统骨振动传感器，对外界环境音隔离度更高。