高速接口

摘要： 阐述正交频分复用技术将输入的高速串行数据并行到多路信道进行传输,一方面可以使多个用户进行接入,另一方面也可以更好地抵抗多径衰落,探讨OFDM的模型框架和传输性能的仿真。

摘要： 阐述高速SERDES接口芯片BLK2711的应用,BLK2711的特性及工作原理,针对高速收发器BLK2711的应用及验证设计原理样机,进行仿真验证及分析,实现传输速率为2Gbps的高速数据收发,为其在高速数传中的应用提供技术基础。

摘要： 目前星上成像系统获取图像数据量迅速增加,使得相机传输图像数据的码率高速增长.为了满足星上数传系统更高的速率要求,本文对高速SERDES接口芯片TLK2711应用进行研究.本文介绍了TLK2711芯片的基本特征和工作原理,针对高速SERDES接口芯片TLK2711宇航实际应用过程中出现的误码问题,进行仿真分析并验证,得出TLK2711使用时需建立输入输出匹配链路以形成闭环链路,最后对TLK2711收发问题提出几点相应的应用方案.

摘要： 针对不同应用场景下LVDS通信协议体现在数据位宽、帧格式和存储方式的选择差异性和数据收发灵活性,提出一种基于AXI总线的可配置LVDS控制器设计与验证方案.为了实现对LVDS控制器的精确控制,增加基于APB接口的可配置寄存器模块,在SoC系统上由软件控制数据传输,有效提高了数据收发的灵活性;为了提高传输效率并广泛适应场景需求,将与内存交互的接口定义为AXI协议接口;为了避免传输数据错误和数据包丢失等现象,在 自定义协议中加入奇偶校验功能并在电路中加入数据包检查机制.随后,采用高效的回环验证方案针对LVDS控制器进行功能测试.实验结果表明该LVDS控制器基于AXI接口准确高效地实现了对端设备之间的数据收发功能,这种可配置的数据传输电路设计和验证方案灵活可行,便于广泛应用到视频图像数据传输系统中.

摘要： 现场可编程门阵列(FPGA)的原语是器件内最小组件,可直接调用以搭建功能的模块.针对当前FPGA内集成IP延时大的问题,在对I/O组件分析的基础上,提出了原语在高速接口中的应用方法,设计了可动态改变输出延时的PHY接口以及超低延时的高速接口,并通过仿真表明了该方法的有效性,最后提出利用原语实现低延时的DDR SDRAM高速数据接口方法,有效地降低了接口延时,满足了对延时要求高的应用需求.

摘要： 目前星上成像系统获取图像数据量迅速增加,使得相机传输图像数据的码率高速增长。为了满足星上数传系统更高的速率要求,本文对高速SERDES接口芯片TLK2711应用进行研究。本文介绍了TLK2711芯片的基本特征和工作原理,针对高速SERDES接口芯片TLK2711宇航实际应用过程中出现的误码问题,进行仿真分析并验证,得出TLK2711使用时需建立输入输出匹配链路以形成闭环链路,最后对TLK2711收发问题提出几点相应的应用方案。

摘要： 弹性缓冲器被广泛应用于高速接口协议物理层设计中,用以匹配跨时钟域传输时因时钟相位频率偏差导致的数据同步问题。在分析多种接口协议需求的基础上,采用常半满机制,设计并实现了一款参数可配置的多路指针弹性缓冲器。该弹性缓冲器支持10 bit、20 bit和40 bit数据位宽,最小深度为8,最高读写时钟频率为500 MHz,通过半满检查方式确定当前存储器内部状态,并以此自动增添或删减控制字符实现缓冲控制。仿真及综合结果表明,所设计的弹性缓冲器可以满足多种协议的需求,实现信道数据传输速率的动态匹配。

摘要： 针对高性能模数/数模转换器与FPGA之间的高速数据传输问题,采用数模混合方式设计了高速接口电路发送器,并串转换电路实现并行数据的串化,CML驱动电路以差分形式将串化后的数据进行传输,自适应阻抗匹配电路解决高频信号在传输线上的衰减问题.论文采用SMIC 0.18μm工艺进行电路设计,满足数据高传输速率要求,完成并行数据到串行数据的转换与驱动及传输线特征阻抗匹配,实现高速接口发送器电路的设计.通过仿真验证表明,电路实现10:1并串转换,串行数据的位速率为3.125Gbps,CML驱动电路实现了差分输出,信号输出摆幅500mV,自适应阻抗匹配电路实现了50.05Ω阻抗匹配,偏差为0.1％.

摘要： 针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223 μm2,并根据综合结果分析了流水线级数对编码器性能的影响.%An Implementation of 8b/10b encoder and its extended 16b/20b encoder for PCIE2.0 physical layer is designed. The 8b/10b coding is divided into 5b/6b sub-coding and 3b/4b sub-coding. Based on the code table specified in PCIE2.0 protocol, using disparity group and Karnaugh map to get and simplify the 8b/10b logic expression. Then the three different implementation of 16b/20b encoder using pipeline was discussed, and systhesised under SMIC 55 nm process using Sysnopsys's Design Compiler tool,the combinational logic resource area at 250 MHz is only 223 μm2, the effect of pipeline stage on the encoder performance is analyzed according to the systhesis result.

摘要： 高速接口电路技术是实现数据传输的关键硬件技术,系统内各个部件之间的传输带宽成为影响计算机性能的重要因素.本文介绍的源同步自动调时接口(SSTI)提供IGB的数据带宽,内部定时调整延迟只有20ns.实验证明SSTI是一种简洁高效的接口设计.

摘要： 本文论述了应用于图像测量的高速数据存储器的设计和相关技术。针对图像测量的特点，研制出存储器样机并应用于工程实践。该系统采用了高速接口、固态存储、高速硬件控制等技术，具有速度容量大、对外接线少、体积小等特点，是适用于图像等高速数据测量的一种高效能存储平台。

摘要： 高速PCI-X 133MHz系统实现的重要目标就是稳定可靠的运行,随着PCI传输数据速率的不断提高,信号传输过程中的信号完整性问题就凸现出来。本文总结了实际工程应用中的PCI-X成功经验,解决了PCI-X高速接口信号传输的信号完整性等问题。

摘要： 该文介绍了计算机系统PCI总线接口的设计方法，以高速双机仿真通讯列，研究了PCI接口设计的关键技术；介绍了各部分的实现方法与设计过程，对于设计高速实时的PCI控制、数据采集、图形图像处理接口奶好的借鉴与参考价值。

摘要： 为增强小卫星平台对空间探测载荷数据的管理能力，本文提出了一种空间探测载荷数据管理方案，该方案基于SpaceWire 高速总线，码速率可达到200Mbps。为验证该方案的可行性，特利用FPGA 硬件实现了链路接口及路由器，经验证表明该方案切实可行，为下一步星载应用提供了参考。

摘要： 为增强小卫星平台对空间探测载荷数据的管理能力，本文提出了一种空间探测载荷数据管理方案，该方案基于SpaceWire 高速总线，码速率可达到200Mbps。为验证该方案的可行性，特利用FPGA 硬件实现了链路接口及路由器，经验证表明该方案切实可行，为下一步星载应用提供了参考。

摘要： 为增强小卫星平台对空间探测载荷数据的管理能力，本文提出了一种空间探测载荷数据管理方案，该方案基于SpaceWire 高速总线，码速率可达到200Mbps。为验证该方案的可行性，特利用FPGA 硬件实现了链路接口及路由器，经验证表明该方案切实可行，为下一步星载应用提供了参考。

摘要： 本发明涉及一种高速数字接口收发机与应用于高速数字接口装置的双向通信方法。其中高速数字接口收发机包含发射器、接收器、第一复用器与控制器。第一复用器选择性地耦接于发射器或接收器，以使高速数字接口收发机作为来源装置或终端装置。控制器耦接第一复用器，用以控制第一复用器的切换操作。其中高速数字接口收发机作为双向通信装置以支持来源装置与终端装置的功能，而高速数字接口收发机在产生第一控制切换指令前是被预设为来源装置或终端装置。通过实施本发明揭露的高速数字接口收发机与高速数字接口装置的双向通信方法，能够实现加强高速数字接口装置应用的使用性能与兼容性能。

摘要： 本申请实施例提供一种高速串行接口以及用于高速串行接口的转换电路，应用于串行接口设备，所述转换电路包括：多个端口数据获取模块，其中，每个端口数据获取模块被配置为：与所述设备的一个端口对应设置，根据本端口的端口配置信息从通过N条物理线路接收的物理线路数据中获取所述本端口的逻辑线路数据；以及逻辑处理模块，被配置为：将通过M个端口数据获取模块得到的M个逻辑线路数据进行逻辑操作，以获得N条逻辑线路中各逻辑线路的接收数据。通过本申请的一些实施例能够实现物理线路到内部逻辑线路的转换从而实现了各端口包括的物理线路可配置，支持端口数量的灵活配置。

摘要： 本发明涉及一种高速数字接口收发机与应用于高速数字接口装置的双向通信方法。其中高速数字接口收发机包含发射器、接收器、第一复用器与控制器。第一复用器选择性地耦接于发射器或接收器，以使高速数字接口收发机作为来源装置或终端装置。控制器耦接第一复用器，用以控制第一复用器的切换操作。其中高速数字接口收发机作为双向通信装置以支持来源装置与终端装置的功能，而高速数字接口收发机在产生第一控制切换指令前是被预设为来源装置或终端装置。通过实施本发明揭露的高速数字接口收发机与高速数字接口装置的双向通信方法，能够实现加强高速数字接口装置应用的使用性能与兼容性能。

摘要： 一种Coaxpress高速图像接口与光纤传输接口的转换系统及方法，所述系统包括协议解析子系统、数据汇总子系统和数据分发子系统；所述协议解析子系统用于对输入的数据流进行解析，生成若干个图像数据流；所述数据汇总子系统用于将协议解析子系统生成的每个图像数据流进行汇总；所述数据分发子系统用于将数据汇总子系统中生成的汇总数据流进行分发。本发明在实现CoaXPress高速图像接口协议时，按照功能模块化之设计原则，设计了协议解析子系统、数据汇聚子系统和数据分发子系统，可实现最高16路视频流数据同时输入，4路光纤数据同时输出。

摘要： 本发明提供了一种PCIe接口装置。该PCIe接口装置可以包括：NOP DLLP生成器，被配置成响应于事件的发生而生成包括表示该事件的事件信息的空操作(NOP)数据链路层数据包(DLLP)；以及传输器，被配置成通过包括多个通路的链路将NOP DLLP传输到外部装置。

摘要： 本发明是一种基于FPGA的CoaXPress接口数据到CameraLink接口数据的高速实时转换装置及方法。本发明涉及星载高速数据传输技术技术领域，所述装置包括：FPGA、CoaXpress接口和CameraLink接口；CoaXpress接收通路的接口连接器能够接收两路信号，分别通过两个CoaXpress接口芯片与FPGA通信；CameraLink 80bit发送通路使用三片接口芯片连接到两个CameraLink接口连接器。本发明采用基于BlockRAM的乒乓缓存的读写方式，相比片外缓存传输延时更低，保障了高速数据传输的实时性。

摘要： 公开了用于经修改的高速同步串行(HSI)系统的多通道高速接口及相关系统和方法。在一个实施例中，使用经修改HSI协议的电子器件包括传送通信接口。传送通信接口包括配置成携带来自该电子器件的数据的数据路径、配置成携带HSI协议兼容就绪信号的就绪路径、以及配置成携带HSI协议兼容标志信号的标志路径，该标志信号指示数据路径上携带的数据的重复比特值。传送通信接口进一步包括一条或多条附加数据路径，其配置成与上述数据路径所携带的数据并行地携带来自该电子器件的附加数据，以使得上述数据路径和该一条或多条附加数据路径携带跨上述数据路径和该一条或多条附加数据路径拆解的HSI协议兼容数据。

摘要： 在装载高速接口电路LSI的出厂检查中，兼顾了低成本化和高的检查保证水平。包括：高速接口电路，在与LSI测试器进行接口的装载板上装载、包括转换信号速度的电路，可以改变发送接收特性；控制部，控制高速接口电路的发送接收特性；时钟生成器，生成供给高速接口电路的时钟；高速接口专用的第一连接器，与高速接口电路相连，具有与检查对象电路进行高速信号通信用的信号端口；第二连接器，连接到高速接口电路和LSI测试器，具有与高速接口电路进行低速信号通信用的信号端口和电源端口。

摘要： 公开了用于经修改的高速同步串行(HSI)系统的多通道高速接口及相关系统和方法。在一个实施例中，使用经修改HSI协议的电子器件包括传送通信接口。传送通信接口包括配置成携带来自该电子器件的数据的数据路径、配置成携带HSI协议兼容就绪信号的就绪路径、以及配置成携带HSI协议兼容标志信号的标志路径，该标志信号指示数据路径上携带的数据的重复比特值。传送通信接口进一步包括一条或多条附加数据路径，其配置成与上述数据路径所携带的数据并行地携带来自该电子器件的附加数据，以使得上述数据路径和该一条或多条附加数据路径携带跨上述数据路径和该一条或多条附加数据路径拆解的HSI协议兼容数据。

摘要： 本实用新型公开了一种基于高速接口的嵌入式图形处理器接口卡，所述图形处理器接口卡包括：板卡、图形处理器和散热器，所述板卡还包括：高速接口，所述高速接口为所述接口卡提供对外高速数据传输。本申请提供的技术方案具有提供高速接口图形处理器接口卡的优点。