DRAM

摘要： 5月9日上午,南宁泰克半导体存储产业项目正式竣工投产,这标志着广西实现了企业级内存模组产线零的突破,对南宁市加快打造先进半导体产业集群具有重要意义。本次投产的一期项目,总投资3.8亿元,预计年产DRAM(内存)产品150万个以上、Flash(闪存)产品200万个以上,年产值超30亿元。

摘要： 随着动态随机存取存储器(DRAM)的工作频率不断提高,导致DRAM芯片的时钟输出电路中的时钟树信号线路径需要完全匹配,甚至相同。本文论述了一种低失配时钟输出电路设计,包括时钟产生电路、供电模块、以及多个时钟输出模块,时钟产生电路与时钟输出模块之间均通过时钟树信号线连接,供电模块与时钟输出模块之间均通过电源线连接,时钟树信号线采用树状结构布线,电源线也同样采用树状结构布线,从而实现消除时钟输出模块之间电源的失配,提高系统性能。

摘要： 低功耗第4代双倍速率(Low Power Double Data Rate 4,LPDDR4)同步动态随机存储器(Synchronous Dynamic Random-access Memory,DRAM)中,ZQ校准完成之后生成与ZQ校准时钟同步的内部更新时钟来更新缓存的ZQ校准代码,当收到校准锁存命令后将其锁存到OCD(off chip drive)。然而,由于校准锁存命令是根据ZQ校准电路外部的主时钟产生的,与更新时钟是异步的,两者可能会太接近,更新和锁存校准代码同时发生,从而锁存错误的校准代码。本文中电路可以检测更新时钟和锁存命令的位置关系,如果两者在一个设定的时间窗口,则门控出下一个锁存脉冲再次锁存校准的结果,保证锁存时校准结果是稳定的。

摘要： With the emergence of the Internet of things(IoT),embedded systems have now changed its dimensionality and it is applied in various domains such as healthcare,home automation and mainly Industry 4.0.These Embedded IoT devices are mostly battery-driven.It has been analyzed that usage of Dynamic Random-Access Memory(DRAM)centered core memory is considered the most significant source of high energy utility in Embedded IoT devices.For achieving the low power consumption in these devices,Non-volatile memory(NVM)devices such as Parameter Random Access Memory(PRAM)and Spin-Transfer Torque Magnetic RandomAccess Memory(STT-RAM)are becoming popular among main memory alternatives in embedded IoT devices because of their features such as high thickness,byte addressability,high scalability and low power intake.Additionally,Non-volatile Random-Access Memory(NVRAM)is widely adopted to save the data in the embedded IoT devices.NVM,flash memories have a limited lifetime,so it is mandatory to adopt intelligent optimization in managing the NVRAM-based embedded devices using an intelligent controller while considering the endurance issue.To address this challenge,the paper proposes a powerful,lightweight machine learning-based workload-adaptive write schemes of the NVRAM,which can increase the lifetime and reduce the energy consumption of the processors.The proposed system consists of three phases like Workload Characterization,Intelligent Compression and Memory Allocators.These phases are used for distributing the write-cycles to NVRAM,following the energy-time consumption and number of data bytes.The extensive experimentations are carried out using the IoMT(Internet of Medical things)benchmark in which the different endurance factors such as application delay,energy and write-time factors were evaluated and compared with the different existing algorithms.

摘要： 针对PCIe 4.0技术、平台的成熟,近期国内存储厂商深圳市江波龙电子股份有限公司旗下行业类存储品牌FORESEE专门为企业级用户推出了新一代PCIe 4.0 SSD,包括使用PCIe 4.0 x4接口的FORESEE XP2100、FORESEE XP2000。两款产品都采用DRAMLESS无外置缓存方案设计,让消费者能够体验到Gen4带来的不俗性能,又在成本上更加“亲民”。其中FORESEE XP2100的定位稍高,性能略强一些,而FORESEE XP2000的定位更偏主流,但其标称顺序读写速度也分别达到了5200MB/s、4400MB/s,可以说也远远超越了曾经的PCIe 3.0旗舰产品。那么在实际测试中,这款产品的表现如何呢?针对企业应用,它在设计、规格上有哪些特点?接下来就让我们通过对FORESEE XP2000的测试来得出答案。

摘要： 与非网4月22日讯根据TrendForce集邦咨询研究显示,目前正值DRAM原厂与各大PC OEMs议定2021年第二季合约价的关键时期。虽然合约价议定尚未完成,但根据现在已经拟定的交易当中,以主流模组DDR41G*82666Mbps均价来看,其季涨幅已接近25%,已超出原先TrendForce集邦咨询近两成的预期。

摘要： 2019年12月,合肥长鑫存储正式成为了国内第一家,也是唯一一家DRAM供应商。这标志着中国的内存芯片彻底破冰,在国外铜墙铁壁般的市场和专利围堵中,撕开了一条口子,拿掉了卡着脖子的那只手。那么发展国产存储有什么意义?现在的表现如何?

摘要： 据阿里云官方发布,阿里达摩院成功研发存算一体芯片。这是全球首款基于DRAM的3D键合堆叠存算一体芯片。它可突破冯·诺依曼架构的性能瓶颈,满足人工智能等场景对高带宽、高容量内存和极致算力的需求。在特定AI场景中,该芯片性能提升10倍以上,效能比提升高达300倍。

摘要： 韩国SK海力士日前宣布,该公司开发成功HBM3动态随机存取存储器(DRAM)每秒能够处理819GB的数据,内置ECC校检。该HBM3DRAM将以16GB和24GB两种容量上市。其中24GB是业界目前最大容量。在24GB产品中,单品DRAM芯片的高度被磨削到约30μm,使用TSV技术垂直连接12个芯片。

摘要： 随着半导体工艺水平的进步和处理器体系结构的发展,CPU与存储器的速度差距越来越大,使得存储访问延迟成为计算机系统整体性能提高的瓶颈.层次存储系统是减少存储访问延迟,加快访问速度最有效的解决方法,也是长期以来存储器系统研究的重点.目前,除了高性能以外,低功耗、灵活性/可重构性已同样成为存储器系统研究的重要问题.这篇文章将着重分析可重构存储技术的结构和实现,以及它们具有的优势和不足.

摘要： 随着半导体工艺水平的进步和处理器体系结构的发展,CPU与存储器的速度差距越来越大,使得存储访问延迟成为计算机系统整体性能提高的瓶颈.层次存储系统是减少存储访问延迟,加快访问速度最有效的解决方法,也是长期以来存储器系统研究的重点.目前,除了高性能以外,低功耗、灵活性/可重构性已同样成为存储器系统研究的重要问题.这篇文章将着重分析可重构存储技术的结构和实现,以及它们具有的优势和不足.

摘要： 随着半导体工艺水平的进步和处理器体系结构的发展,CPU与存储器的速度差距越来越大,使得存储访问延迟成为计算机系统整体性能提高的瓶颈.层次存储系统是减少存储访问延迟,加快访问速度最有效的解决方法,也是长期以来存储器系统研究的重点.目前,除了高性能以外,低功耗、灵活性/可重构性已同样成为存储器系统研究的重要问题.这篇文章将着重分析可重构存储技术的结构和实现,以及它们具有的优势和不足.

摘要： 随着半导体工艺水平的进步和处理器体系结构的发展,CPU与存储器的速度差距越来越大,使得存储访问延迟成为计算机系统整体性能提高的瓶颈.层次存储系统是减少存储访问延迟,加快访问速度最有效的解决方法,也是长期以来存储器系统研究的重点.目前,除了高性能以外,低功耗、灵活性/可重构性已同样成为存储器系统研究的重要问题.这篇文章将着重分析可重构存储技术的结构和实现,以及它们具有的优势和不足.

摘要： 随着半导体工艺水平的进步和处理器体系结构的发展,CPU与存储器的速度差距越来越大,使得存储访问延迟成为计算机系统整体性能提高的瓶颈.层次存储系统是减少存储访问延迟,加快访问速度最有效的解决方法,也是长期以来存储器系统研究的重点.目前,除了高性能以外,低功耗、灵活性/可重构性已同样成为存储器系统研究的重要问题.这篇文章将着重分析可重构存储技术的结构和实现,以及它们具有的优势和不足.

摘要： 存储墙是当前体系结构设计所面临的一个重大挑战.在常规Processor-centric结构中,使用层次的存储系统,并采用了预取、推断、乱序执行和多线程等大量的方法来缓解存储墙的出现;但是这些技术会增加失效情况下存储器的访问延迟,而且有些技术还受到存储器带宽的限制.PIM(即:Processor-in-Memory)技术将处理器和存储器紧密地耦合在一块芯片上,处理器可以直接对行缓冲器中的数据进行操作.因此,PIM与常规Processor-centric结构相比,具有来较低的延迟和更高的带宽,从而使得PIM技术能够从根本上有效地缓解存储墙问题.

摘要： 存储墙是当前体系结构设计所面临的一个重大挑战.在常规Processor-centric结构中,使用层次的存储系统,并采用了预取、推断、乱序执行和多线程等大量的方法来缓解存储墙的出现;但是这些技术会增加失效情况下存储器的访问延迟,而且有些技术还受到存储器带宽的限制.PIM(即:Processor-in-Memory)技术将处理器和存储器紧密地耦合在一块芯片上,处理器可以直接对行缓冲器中的数据进行操作.因此,PIM与常规Processor-centric结构相比,具有来较低的延迟和更高的带宽,从而使得PIM技术能够从根本上有效地缓解存储墙问题.

摘要： 存储墙是当前体系结构设计所面临的一个重大挑战.在常规Processor-centric结构中,使用层次的存储系统,并采用了预取、推断、乱序执行和多线程等大量的方法来缓解存储墙的出现;但是这些技术会增加失效情况下存储器的访问延迟,而且有些技术还受到存储器带宽的限制.PIM(即:Processor-in-Memory)技术将处理器和存储器紧密地耦合在一块芯片上,处理器可以直接对行缓冲器中的数据进行操作.因此,PIM与常规Processor-centric结构相比,具有来较低的延迟和更高的带宽,从而使得PIM技术能够从根本上有效地缓解存储墙问题.

摘要： 存储墙是当前体系结构设计所面临的一个重大挑战.在常规Processor-centric结构中,使用层次的存储系统,并采用了预取、推断、乱序执行和多线程等大量的方法来缓解存储墙的出现;但是这些技术会增加失效情况下存储器的访问延迟,而且有些技术还受到存储器带宽的限制.PIM(即:Processor-in-Memory)技术将处理器和存储器紧密地耦合在一块芯片上,处理器可以直接对行缓冲器中的数据进行操作.因此,PIM与常规Processor-centric结构相比,具有来较低的延迟和更高的带宽,从而使得PIM技术能够从根本上有效地缓解存储墙问题.

摘要： 存储墙是当前体系结构设计所面临的一个重大挑战.在常规Processor-centric结构中,使用层次的存储系统,并采用了预取、推断、乱序执行和多线程等大量的方法来缓解存储墙的出现;但是这些技术会增加失效情况下存储器的访问延迟,而且有些技术还受到存储器带宽的限制.PIM(即:Processor-in-Memory)技术将处理器和存储器紧密地耦合在一块芯片上,处理器可以直接对行缓冲器中的数据进行操作.因此,PIM与常规Processor-centric结构相比,具有来较低的延迟和更高的带宽,从而使得PIM技术能够从根本上有效地缓解存储墙问题.

摘要： 为了降低现有DRAM刷新控制器基于tREFI发送刷新指令所带来的系统性能损失，本发明提供了一种自适应DRAM刷新控制方法和DRAM刷新控制器。本发明先将刷新指令进行缓存，然后判断读写总线状态，若读写总线空闲，将缓存的刷新指令顺序发送DRAM；若读写总线处于工作状态，依据缓存中刷新指令的数目决定是否将缓存的刷新指令顺序发给DRAM。

摘要： 本发明公开了一种DRAM PUF测试系统，包括DRAM、CPU端和GPU端，CPU端包括UART数据获取模块和Mailbox数据发送模块，GPU端包括Mailbox数据接收模块、DRAM初始化模块、DRAM刷新控制模块、CPU代码手动刷新模块和DRAM内容读取模块；本发明还公开了一种DRAM PUF提取方法，实现在启动阶段与运行阶段均进行DRAM PUF的提取。尤其在运行阶段，在DRAM停止刷新的情况下，能够通过手动刷新保证原有运行代码的不丢失，进行正常的DRAM PUF测试流程，并通过串口打印最终结果。

摘要： 本发明涉及内存测试技术领域，公开了一种支持DRAM x16颗粒的测试方法及装置、DRAM存储器的测试设备，所述方法包括：关闭Bank XOR Enable，计算所述DRAM x16颗粒的内存容量，同时对DRAM x16颗粒建立地址映射；设置页属性，将Cache属性关闭，建立内存页表；访问所述DRAM x16颗粒Bank Group低位的地址空间，获取所述DRAM x16颗粒的内存错误信息。本发明能够实现对DRAM x16颗粒类型进行检测，并获取DRAM x16颗粒类型的错误信息，进而提高了DRAM存储器的使用性能。

摘要： 本发明涉及一种存储器电路，其包括：包括至少一个存储体(418)的存储器阵列；第一处理器(420)；以及处理器控制接口，其用于从中央处理器(P1、P2)接收去往第一处理器的数据处理指令，处理器控制接口被设计成当第一处理器已经完成访问存储器阵列中的至少一个存储体时向中央处理器指示所述存储体变得可以被该中央处理器访问。

摘要： 本发明公开了一种DRAM存储器的数据写入方法和系统，所述方法包括：DRAM控制器接收待写入数据，待写入数据包括数据段和地址段，数据段与地址段对应；判断数据段的连续逻辑值的长度是否大于或等于预设长度，连续逻辑值为连续的0或1；若连续逻辑值的长度大于或等于预设长度，则获取查找表，查找表包括DRAM存储器中存储的连续逻辑值以及存储的连续逻辑值所在的地址范围；查询连续逻辑值对应的待写入地址范围是否在查找表中；若是，则向DRAM控制器发送连续逻辑值无需写入的指示信号，数据段中的其他逻辑值按照普通的写入方式写入，减少DRAM存储器的访问次数，提升连续逻辑值的写入速度，从而提升DRAM存储器的数据写入速度。

摘要： 一种用于形成集成电路系统的方法包括形成包括导电材料的多个导电通路。所述导电通路通过中间材料相对于彼此间隔。在所述通路的所述导电材料顶部上及在介于所述通路之间的所述中间材料顶部上形成不连续材料。在所述不连续材料顶部上、直接抵靠所述不连续材料及在所述不连续材料之间并且在所述通路的所述导电材料顶部上及直接抵靠所述通路的所述导电材料形成金属材料。所述金属材料具有与所述不连续材料的成分不同的成分并且在介于所述通路之间的所述中间材料之上。形成在其之下具有不连续材料的所述金属材料以包括在介于所述通路之间并且直接抵靠所述通路中的个别者的所述中间材料顶部上的导电线。揭示独立于方法的结构。

摘要： 本发明涉及内存测试技术领域，公开了一种支持DRAM x16颗粒的测试方法及装置、DRAM存储器的测试设备，所述方法包括：关闭Bank XOR Enable，计算所述DRAM x16颗粒的内存容量，同时对DRAM x16颗粒建立地址映射；设置页属性，将Cache属性关闭，建立内存页表；访问所述DRAM x16颗粒Bank Group低位的地址空间，获取所述DRAM x16颗粒的内存错误信息。本发明能够实现对DRAM x16颗粒类型进行检测，并获取DRAM x16颗粒类型的错误信息，进而提高了DRAM存储器的使用性能。

摘要： 一种DRAM氧化物电极、DRAM及其应用，该氧化物电极采用的材料包括RuOx、IrOx、PdOx、PtOx、AgOx、AuOx、Ga2O3中的任一种或多种组合。本发明针提出新的电极材料，包括高功函数的金属氧化物电极RuOx、IrOx、PdOx、PtOx、AgOx和AuOx，以及金属氧化物半导体Ga2O3；本发明氧化物电极与氧化物介电材料结合界面更好，可以减少缺陷和抑制低介电层的形成，进一步降低漏电和提高电容密度。

摘要： 本发明公开了一种基于Raspberry Pi B+的DRAM PUF测试系统，包括DRAM、CPU端和GPU端，CPU端包括UART数据获取模块和Mailbox数据发送模块，GPU端包括Mailbox数据接收模块、DRAM初始化模块、DRAM刷新控制模块、CPU代码手动刷新模块和DRAM内容读取模块；本发明还公开了一种基于Raspberry Pi B+的DRAM PUF测试系统的DRAM PUF提取方法，本发明可以用于在任意Raspberry Pi B+设备上测试DRAM PUF数据，并且用户能够通过串口打印数据，生成文件便于分析；在启动阶段以及运行阶段均可以进行DRAM PUF的提取，尤其在运行阶段，在DRAM停止刷新的情况下，能够通过手动刷新保证原有运行代码的不丢失，进行正常的DRAM PUF测试流程，通过串口打印最终结果。

摘要： 本实用新型实施例提供一种DRAM阵列版图及DRAM存储器。DRAM阵列版图包括平行排列沿第一方向延伸的字线图形，平行排列沿第二方向延伸的位线图形，第一方向与第二方向不平行；第一存储单元接触垫图形和第二存储单元接触垫图形，第一存储单元接触垫图形和第二存储单元接触垫图形分别位于位线图形的两侧，第一存储单元接触垫图形和第二存储单元接触垫图形分别与字线图形具有部分重合区；平行排列沿第三方向延伸的有源区图形，有源区图形的两端分别与第一存储单元接触垫图形和第二存储单元接触垫图形具有部分重合区。本实用新型提供的DRAM阵列版图设计，在相同存储单元面积下具有更大的字线间距，能更好地适用于下一代存储器制造技术。