并行结构

摘要： 比较器排序网络[1](CSN)是一种执行并行排序的专用并行结构,验证一个CSN的正确性非常必要,本文基于[0,1]原理,给出一个验证排序网络的方法并用Java语言进行了实现。第1节介绍CSN及[0,1]原理,第2节介绍验证给定排序网络正确性的算法及实现,第3节总结全文。1比较器网络和[0,1]原理[1]定义1。给定n个数的序列a1,a2,..an,找出一种置换,能将该序列映射到一个非降的序列,此过程称为排序(Sorting)。

摘要： 实时均衡系统中,训练和更新抽头系数会占用大量的现场可编程门阵列(field-programmable gate array, FPGA)内部资源,限制系统的吞吐量提升。基于最小均方误差算法,使用一种共享抽头系数的并行前馈均衡器(feed-forward equalizer, FFE)结构,通过在单一FFE单元进行训练和更新抽头系数,其他并行FFE单元共享抽头系数的方式优化均衡器的资源占用规模,使均衡器在保证高吞吐量的同时具备自适应信道变化的能力。在基于L-PIC;单片集成硅基光发射机400 Gbit/s CWDM PAM4传输系统中,选用Xilinx XC7VH580T FPGA器件对应采用的并行FFE结构进行仿真分析,通过并行212个FFE单元实现了对2 km传输的53 GBd PAM 4信号(接收机带宽35 GHz)实时均衡。

摘要： 为了实现反向传播(back propagation,BP)神经网络的现场可编程门阵列(field programmable gate array,FPGA)处理速度的提升和资源消耗的降低,提出一种总体设计和关键模块融合优化的BP神经网络的FPGA实现结构。利用定点数据量化和流水线结构,提高系统的处理速度;采用二次方程多段拟合Sigmoid激活函数,降低计算复杂度;通过调整并行转串行模块与激活函数模块的处理顺序,减少了95%的激活函数模块的使用,降低了资源消耗;采用一种网络原始权值读取与更新权值存储交替流水进行的双端口RAM存取方法,以提高数据存取的速度、降低存储资源消耗。经过对硬件优化设计的字符和服装识别实验验证,结果表明,优化后的总逻辑单元使用率为原来的31%。在FPGA中优化结构实现单样本前向传播与反向传播所用时间为24.332μs,为软件MATLAB实现时间的45.63%,提高了BP神经网络的运算速度。

摘要： 对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖的校验矩阵由基础校验矩阵的恰当循环移位获得,而循环移位量的恰当选择则依赖了m序列(唯一对应于本原多项式)的采样特性;各个子BP处理过程的迭代次数设置为其校验矩阵最短环长的一半,由此可消除短环对BP译码性能的影响;各子BP处理模块输出的信息比特外信息再经过基础译码模块处理后与并行配置的基础译码输出,一并进行最大似然判决处理并获得译码输出.该方法的仿真结果显示,在误码率为10-5且多子译码器并行组合译码方法在设置5个子译码模块时,其译码性能比原单译码器译码方法高约0.4 dB.

摘要： 本文简要介绍数字发射机中脉冲成形、采样率转换的原理,重点推导了多相结构滤波与farrow结构内插结合实现成形滤波的并行结构。这种实现结构简单可拓展,在提高运算速率的同时降低了滤波器的运算量。在FPGA上实现了算法,结果表明该方法正确、有效。

摘要： 卷积神经网络(CNN)已被广泛用于图像处理领域,且通常在CPU和GPU平台上进行计算,然而在CNN推理阶段存在CPU计算速度慢和GPU功耗高的问题.鉴于现场可编程门阵列(field programmable gate array,FPGA)能够实现计算速度和功耗的平衡,针对当前在卷积结构设计、流水线设计、存储优化方面存在的问题,设计了基于FPGA的卷积神经网络并行加速结构.首先将图像数据和权值数据定点化为16bit定点数,一定程度上减少了乘加运算的复杂性;然后根据卷积计算的并行特性,设计了一种高并行流水线卷积运算电路,提高了卷积运算性能,同时也对与片外存储进行数据交互的流水线存储结构进行了优化,以减少数据传输的时间消耗.实验结果表明,整体加速器在ImageNet数据集上的识别率达到94.6％,与近年来相关领域的报道结果相比,本文在计算性能方面有一定的优势.

摘要： 针对粒子群优化(PSO)算法中存在的多样性差、易早熟收敛和鲁棒性不强等缺点,提出一种基于并行结构的多种群PSO算法.并行多种群算法在基本粒子群算法的基础上,增加了分别能加速和减缓粒子移动的两种更新公式,既改善了粒子群算法种群多样性差的缺陷,又能保证算法的计算精度.采用十种典型的标准测试函数对提出的算法进行了仿真实验.测试结果表明:与基本粒子群优化算法相比,并行多种群粒子群算法收敛速度更快,运算时间更短.

摘要： 针对宽带扩频信号码片速率高达180 Mcps以上,传统扩频捕获算法无法适应的技术难题,提出了一种基于并行处理结构的伪码捕获算法.详细阐述了宽带扩频信号接收机的并行结构下变频、匹配滤波和基于FFT的并行处理结构的伪码捕获算法的设计实现方法,并且对该捕获方法的性能进行了仿真,解决了宽带扩频信号捕获的硬件处理速度难题;为了满足低信噪比时的捕获要求,将IFFT输出的对应位置的时域值进行非相干累积,以改善伪码捕获算法的性能.仿真结果表明,该算法可实现宽带扩频信号的快速捕获,且有良好的抗噪声性能.

摘要： 素域上的模逆操作是有限域运算中复杂而运行时间较长的操作,对素域上的标量乘算法的性能有直接影响.针对Kaliski提出的串行模逆算法进行高效的并行化,并提出相应的并行结构.实验表明,采用该并行结构的GF(p)域上标量乘算法的运行时间中,模逆运算仅占2.7％.

摘要： 目前，光流估计是计算机视觉中一种很流行的算法。本文提出了一种基于FPGA(Field-programmable Gate Array)的参数可调的金字塔光流估计并行结构,实现了著名的LK(Lucas&Kanade)光流估计算法.本文提出的金字塔光流估计结构输入图像分辨率可调、金字塔层数可调,灵活性强.对于分辨率为640×480的输入图像,在5层金字塔光流估计中可达到110.9帧/秒的帧率,满足实时性的需求.同时,本叉提出的结构的LK光流核可以替换为其它光流算法,可扩展性强.

摘要： 针对目前应用于网络取证的日志结构多样,存贮分散,缺乏证据能力保证和难以进行综合取证分析的问题,提出并建立一种基于无共享资源SN(shared nothing)并行结构的安全日志隐匿管理系统.该系统将分散的异构的日志记录由日志代理和管理网关收集并转发到多个存贮节点.各存贮节点采用信息分配算法IDA(information dispersal arithmetic)将日志记录分散为n份并存贮相应分片,计算所有分片单向散列值并保存.取证分析时,管理网关利用任意m(m

摘要： 10G 高速网络接口是T 比特路由器重要特性，也是一个设计难点。为了降低实现难度，目前10G 网络接口大多采用并行结构，流量分配和负载均衡是这种结构的关键技术。本文介绍了一种利用低速2.5G 网络处理器构建10G 高速转发系统的实现方法，首先介绍了一种流量分配调度算法AHIDA（Adaptive Indirect Hash Dispatch Algorithm）算法，然后介绍了该算法的硬件实现，并在Xilinx FPGA中实现了该算法。

摘要： 本文分析UML状态图和顺序图的并行结构特征，利用Petri网的并行结构单元来描述状态图的并行域和顺序图的并行片段。论文引入Petri网语言及其等价性理论来验证状态图和顺序图的一般行为一致性，并针对具有并发成分的UML模型，基于Petri网进程和出现网理论，提出面向UML模型并行结构特征的行为一致性分析技术。论文所研究的一致性研究方法可进一步推广到UML模型的其他视图之间的一致性验证。

摘要： 对基于FPGA的星上实时信号处理技术进行了研究，针对星上实时信号处理的特点进行了需求分析，介绍了基于兼容宇航级别FPGA的星上实时信号处理系统的原理样机设计。提出了一种适合FPGA处理的具有海量数据传输、存储能力的大规模并行结构，建立了基于FPGA的可重构设计方案，以大点数脉冲压缩算法对系统进行了验证。

摘要： 随着信息化程度的不断提高,企业数据库中信息量的迅速增大,如何将离散的数据整合起来,并转化为有用的信息为企业的决策提供支持,成为一个迫切的并且有挑战性的问题.传统的联机事务处理(OLTP)系统已不能满足这个需要,数据仓库以及联机分析处理(OLAP)技术应运而生.本文将进一步研究SN并行结构和多用户的环境对PW-Buffer的影响,提出S-N结构下的缓冲管理策略.还将继续深入研究缓冲页面数量对系统性能的影响,并给出量化的关系.

摘要： 本文针对多分辨率组合模糊最小最大分类器模型(MRC-FMMC)提出一种软件学习硬件分类的实现方案,并用并行结构实现硬件部分.该设计采用并行推理模块对输入数据进行并行分类,推理模块之间相互独立,且推理模块数目可以根据需要进行选择,所有推理模块由控制模块进行控制,且推理模块与控制模块之间采用异步接口,两者可以工作在不同频率.该分类器用Xilinx的spartanⅡ器件实现可以稳定工作在50MHz.用SMIC0.18um工艺进行ASIC设计后仿真可以工作在100MHz.实际测量的分类结果与模拟结果完全一致.并可以方便实现片间的级连.

摘要： 浮点数矩阵运算广泛应用于各类运算电路中，浮点数矩阵运算的硬件实现可以充分发挥硬件的速度和并行性。通过对浮点数矩阵求逆的研究，设计出一种优化的适合并行运算的结构，并用Verilog硬件描述语言加以建模，通过ModelSim进行编译仿真。

摘要： 浮点数矩阵运算广泛应用于各类运算电路中，浮点数矩阵运算的硬件实现可以充分发挥硬件的速度和并行性。通过对浮点数矩阵求逆的研究，设计出一种优化的适合并行运算的结构，并用Verilog硬件描述语言加以建模，通过ModelSim进行编译仿真。

摘要： 本发明涉及一种基于分布结构的并行模块结构及并行处理方法。本发明的目的是提供一种新的序网计算机体系结构。它创建了一个以1+N个流序的独立运行，并通过序网指令各自独立地控制分布结构的令牌，实现模块的并行运行结构。其中N个是常规的Si流序，一个新的、本发明创建的一致化流序Sc以一致化令牌为元件独立运行，多机互联的分布令牌结构，支持1+N个流序的合作运行。

摘要： 本发明公开了提供一种多路并行光组件封装结构及具有该封装结构的多路并行光组件，封装结构包括顶板、中间壳体、底板。中间壳体包括环形框、尾管：环形框用于与顶板和底板形成气密腔室，尾管与环形框一体成型并连通于气密腔室。底板包括基板、金属板：基板设有位于气密腔室内部的内接线端子、芯片装载孔和位于气密腔室外部的外接线端子，金属板焊接于基板的底面并密封芯片装载孔。其中，在多路并行光纤带一端的光接头穿过尾管进入环形框内后，尾管、多路并行光纤带之间通过焊料密封。本发明通过气密腔室实现了对关键元器件的有效密封处理，而焊料密封尾管的方式在确保光信号可靠传输的同时避免了产品的大型化，有利于满足市场需求。

摘要： 利用若干新技术可使多处理机能够并行地访问相同的数据。首先，多个远程处理机可以请求从同一数据位置读取数据，而这些请求可以在重叠的时间周期中得到满足。其次，若干处理机可以访问位于同一位置的数据项，并可在重叠的时间内对同一数据项进行读取、写或实施多重操作。第三，可将一个数据分组多点传送到若干位置，而多个分组可以被多点传送到多组目的地。

摘要： 本发明公开了一种基于分布结构的并行模块结构，包括主控机，所述主控机内设有控制模块，所述控制模块电连接信号采集模块和智能运动控制模块，且信号采集模块和智能运动控制模块相互连接，所述信号采集模块上设有信号开关，所述智能运动控制模块电连接多个驱动模块，且每个驱动模块均电连接有执行模块。本发明实行分布并行的思想，通过控制模块对下层的模块进行控制，并行实现更好地控制，充分利用了系统的资源，很好地协调了效率的快速响应的矛盾，系统性能大大提高，该结构主要包括主控机、信号采集模块、智能运动控制模块、驱动模块和执行模块，有效解决了现有并行模块结构的效率低的问题，大大提高了系统的精度，适合推广。

摘要： 本发明涉及一种基于分布结构的并行模块结构及并行处理方法。本发明的目的是提供一种新的序网计算机体系结构。它创建了一个以1+N个流序的独立运行,并通过序网指令各自独立地控制分布结构的令牌,实现模块的并行运行结构。其中N个是常规的Si流序,一个新的、本发明创建的一致化流序Sc以一致化令牌为元件独立运行,多机互联的分布令牌结构,支持1+N个流序的合作运行。

摘要： 本发明公开了提供一种多路并行光组件封装结构及具有该封装结构的多路并行光组件，封装结构包括顶板、中间壳体、底板。中间壳体包括环形框、尾管：环形框用于与顶板和底板形成气密腔室，尾管与环形框一体成型并连通于气密腔室。底板包括基板、金属板：基板设有位于气密腔室内部的内接线端子、芯片装载孔和位于气密腔室外部的外接线端子，金属板焊接于基板的底面并密封芯片装载孔。其中，在多路并行光纤带一端的光接头穿过尾管进入环形框内后，尾管、多路并行光纤带之间通过焊料密封。本发明通过气密腔室实现了对关键元器件的有效密封处理，而焊料密封尾管的方式在确保光信号可靠传输的同时避免了产品的大型化，有利于满足市场需求。

摘要： 本发明公开了一种硬件加速显示的并行处理结构及处理方法，包括至少两个硬件加速模块、异步先入先出存储器和互斥处理机，所述先入先出存储器接收显示命令并将首个显示命令预先输出到总线上，硬件加速模块从总线上读取显示命令并在判断该显示命令是本硬件加速模块处理的命令、并在响应到互斥处理机输出的用于允许显示命令执行的控制信号后，根据该显示命令完成从屏幕坐标到显存的物理坐标的转换，之后互斥处理机输出的第一应答信号至先入先出存储器，先入先出存储器在下一时钟周期内将下一个显示命令输出到总线上，进而完成一个处理周期的操作。本发明高效地解决了大容量显示数据显示的传输瓶颈问题，同时在硬件成本和可维护、可开发特性上具有其他方法无法比拟的优势。

摘要： 利用若干新技术可使多处理机能够并行地访问相同的数据。首先，多个远程处理机可以请求从同一数据位置读取数据，而这些请求可以在重叠的时间周期中得到满足。其次，若干处理机可以访问位于同一位置的数据项，并可在重叠的时间内对同一数据项进行读取、写或实施多重操作。第三，可将一个数据分组多点传送到若干位置，而多个分组可以被多点传送到多组目的地。

摘要： 本发明涉及一种基于任意多面体非结构网格的MPI并行数据结构，使用多面体非结构网格对流场区域进行网格划分，按照划分网格的网格元素进行全局编号，并记录不同网格元素之间的连接关系，其中，网格元素包括点、线、面、单元，通过自定义分区程序对网格进行分区生成若干网格块，并将网格块分配至不同的进程且每个进程分配至少一个网格块，创建并存储进程内不同网格元素的分布式列表，将网格元素的分布式列表结合全局的网格连接关系生成当前进程中的网格连接关系，并使用稀疏矩阵CSR方式存储当前进程内的网格连接关系；本发明的MPI并行数据结构，能够降低单CPU存储负荷保证CFD程序求解规模，同时可以保持较高的并行效率。

摘要： 本实用新型涉及一种确定部件的错误的负载的装置和机器人、并行运动结构以及并行运动结构的或机器人的部件，部件是机器人或并行运动结构的负载和/或能运动的部件(A1，A2，A3，A4，G1，G2，G3，G4，EE)。机器人或并行运动结构(PK)的负载和/或能运动的部件在此配有电导体(L1，L2)，电导体(L1，L2)由控制装置(KV)施加电压。电导体(L1，L2)有利地回路状沿着至少一个能运动/负载的部件(A1，A2，A3，A4，G1，G2，G3，G4，EE)延伸。在部件(A1，A2，A3，A4，G1，G2，G3，G4，EE)断裂时，电导体(L1，L2)也分离/变形且中断或阻碍由电压导致的电流。控制装置(KV)记录该中断/变形并发送信号(S)、尤其是报警信号(S)到主管位置。