SoC设计

摘要： 为应对SoC设计规模增大、功能复杂化带来的芯片验证耗时太长的问题,通过讨论SoC系统与FPGA原型核心板资源的架构,按照从ASIC到FPGA的移植原理,设计实现一种基于Xilinx UltraScale+VU9P FPGA的原型验证系统。系统基于Xilinx Vivado工具完成逻辑综合、实现,并完成硬件子系统设计。使用逻辑电平转换器芯片,将FPGA原型的1.8V转换为SoC设计IO为3.3V电平的PAD,实现对3.3V标准电平的兼容。通过实验,在该系统上完成了大规模高性能SoC的软硬件协同验证,结果表明系统实现设计预期功能,有助于加快芯片整体的验证速度。

摘要： 本文提出基于Wujian100开源SoC平台实现一个多功能、高精度的步进电机控制系统.本系统使用自适应BP神经网络PID算法,可动态调节控制参数,提高系统的稳定性.搭配梯形加减速、SPTA以及电机速度控制算法,实现对步进电机的旋转角度和速度的控制.搭载温湿度传感器、电压电流检测模块、电机表面温度测量装置等来保证电机工作环境的适宜性.本系统在基于对单个电机精确控制的基础上实现了对三轴电机的多功能控制,包括角度和速度.此外为实现本地离线和远程在线控制,系统通过串口触摸屏、WiFi传输模块,搭配阿里云物联网平台,设计了多种人机控制界面,均可进行多功能控制.

摘要： 该文设计了一种可用于APB总线的SPI接口IP核.IP核使用APB总线来实现SPI接口模块与MCU之间进行通信,可适用于4种不同时钟模式、灵活地设置波特率并能配置为Master/Slave模式,硬件设计采用Verilog HDL实现.通过联合仿真测试表明,SPI接口能正确地传输数据,且满足SPI时序设计要求,设计能满足实际工程应用.

摘要： 随着信息技术的不断发展,家用电器集成电路已经发展到32位的SoC阶段,基于IP内核的设计方式已经成为IC设计发展的必然趋势。本文对MIPS 4Kc体系的结构进行了比较深入分析研究,在此基础上,进一步论述了基于MIPS 4Kc内核的SoC设计,有助于促进32位SoC设计质量的不断提高,对于从事相关工作的技术人员具有一定的借鉴意义。

摘要： 最近两年,AI（人工智能）很热,AI芯片市场更热。据统计,仅仅在中国就有50多家做自动驾驶的公司。随着人工智能技术在视频、语音、预测、机器人及诊断等应用中渐入佳境,这些新兴应用对芯片的处理能力提出了更高需求,比如处理海量数据需要更大的带宽。这样一来,现有的计算架构必将发生天翻地覆的变化,要求So C的设计模式也必须进行创新。

摘要： Arm宣布旗下Arm Artisan物理IP将应用于台积电基于Arm架构的SoC设计22nm超低功耗和超低漏电平台。台积电22nmULP/ULL技术针对主流移动和物联网设备进行了优化,与上一代台积电28nm HPC＋平台相比,在提升基于Arm的SoC性能的同时,更显著降低功耗和硅片面积。

摘要： 在AMDZen的首款产品桌面版Ryzen大获成功之后，AMD再接再厉，杀人服务器领域、挑战XeonE5的那不勒斯（Naples）正式定名EPYC。32核64线程、128个PCI-E3．0通道、16通道4TB内存、SoC设计，EPYC的规格可谓疯狂，可谓目前双Socket系统的最强阵容，其表现非常值得期待。

摘要： 华大九天近日面向先进工艺Soc设计隆重发布全新时序优化解决方案ICExplorer-XTop和SPICE级别快速准确的silicon-aware Timing Sign-off解决方案ICExplorer-XTime。

摘要： 美高森美公司 （ Microsemi Corporation）宣布成为首家针对RISC-V设计提供全面软件工具链和知识产权（IP）内核的可编程逻辑器件（FPGA）供应商。其RV32IMRISC-V内核适用于美高森美IGL002FPGA、SmartFusion2系统级芯片（SoC）FPGA或RTG4 FPGA，具备运行于Linux平台并基于Eclipse的SoftConsole集成开发环境（IDE）和Libero SoC设计套件，提供全面的设计支持。美高森美与SiFive合作开发的RV32IM RISC-V新内核使客户能够利用开放式指令集架构（ISA）进行设计，通过许可的BSD授权，实现全面的移植性和更安全的处理器架构。

摘要： 円星科技日前宣布，将积极布局台积电16nmFFC工艺（16nmFinFETCompact；16nmFFC）的全系列IP开发与硅验证，通过台积电先进的16nmFFC工艺技术，円星科技开发的IP，可协助芯片设计厂商实现低功耗、高效能、小面积，以及更具成本效益的SoC设计开发。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 目前,基于FPGA的嵌入式微处理器核的设计已成为SOC 设计的重要组成部分。而51 系列的MCU在国内使用又是最为普遍，针对这一现实，本文采用VHDL 语言设计了一种与工业标准8051 微控制器指令集完全兼容的微处理器软核。重点对微控制器软核的内部结构、指令执行过程、硬布线控制器等设计方法进行了分析，最后给出了所设计软核在ModelSim 下的软件仿真结果，验证了设计的正确性。

摘要： 主要论述了传感器芯片在SoC设计中的模拟和仿真应用。通过使用RVM验证方法学和相关的仿真平台，对传感器芯片进行软件模拟，然后对仿真结果进行分析，从而保证外接的摄像头能够正常工作。主要目的就是为了说明如何进行传感器芯片的模拟以及对仿真结果的分析，使用的平台搭建方法是RVM参考验证方法学，使用的工具是Synopsys公司的Exceed工具，模拟使用的语言是VERA语言。

摘要： 主要论述了传感器芯片在SoC设计中的模拟和仿真应用。通过使用RVM验证方法学和相关的仿真平台，对传感器芯片进行软件模拟，然后对仿真结果进行分析，从而保证外接的摄像头能够正常工作。主要目的就是为了说明如何进行传感器芯片的模拟以及对仿真结果的分析，使用的平台搭建方法是RVM参考验证方法学，使用的工具是Synopsys公司的Exceed工具，模拟使用的语言是VERA语言。

摘要： 主要论述了传感器芯片在SoC设计中的模拟和仿真应用。通过使用RVM验证方法学和相关的仿真平台，对传感器芯片进行软件模拟，然后对仿真结果进行分析，从而保证外接的摄像头能够正常工作。主要目的就是为了说明如何进行传感器芯片的模拟以及对仿真结果的分析，使用的平台搭建方法是RVM参考验证方法学，使用的工具是Synopsys公司的Exceed工具，模拟使用的语言是VERA语言。

摘要： 主要论述了传感器芯片在SoC设计中的模拟和仿真应用。通过使用RVM验证方法学和相关的仿真平台，对传感器芯片进行软件模拟，然后对仿真结果进行分析，从而保证外接的摄像头能够正常工作。主要目的就是为了说明如何进行传感器芯片的模拟以及对仿真结果的分析，使用的平台搭建方法是RVM参考验证方法学，使用的工具是Synopsys公司的Exceed工具，模拟使用的语言是VERA语言。

摘要： 本发明公开了一种基于SOC检测装置冗余设计的液流电池及SOC计量方法，所述液流电池在同一监测位置至少设置两对SOC检测装置，同时所述液流电池还包括电池管理系统，所述电池管理系统包括：根据处于运行状态的SOC检测装置检测的信号计算获得各SOC检测装置对应的SOC值的SOC计算模块；对所计算的各个SOC值进行比较，确定处于故障状态的SOC检测装置的SOC故障判断模块；执行关闭处于故障状态的SOC检测装置两端阀门的操作的SOC故障消除模块。本发明通过采用冗余结构的SOC检测装置以及SOC故障判断程序，有效解决了现有SOC测量数值失效，导致电池系统存在运行安全隐患的问题；且在降低电池系统运行成本的同时，提高了故障报警效率，有效提高了电池系统整体的运行稳定性和安全性。

摘要： 本发明公开了一种SoC芯片软件定义无线电解耦设计方法，属于通信技术领域。本发明通过软件行为分解、序列化操作、元素指令操作管理等方法，实现了基于SoC芯片的软件定义无线电设计，具有芯片资源共享、软件分层开发、功能模块解耦等特点，特别适合在SoC平台上由多个设计师或设计团队协同开发软件定义无线电通信产品。

摘要： 本发明公开了一种基于SOC检测装置冗余设计的液流电池及SOC计量方法，所述液流电池在同一监测位置至少设置两对SOC检测装置，同时所述液流电池还包括电池管理系统，所述电池管理系统包括：根据处于运行状态的SOC检测装置检测的信号计算获得各SOC检测装置对应的SOC值的SOC计算模块；对所计算的各个SOC值进行比较，确定处于故障状态的SOC检测装置的SOC故障判断模块；执行关闭处于故障状态的SOC检测装置两端阀门的操作的SOC故障消除模块。本发明通过采用冗余结构的SOC检测装置以及SOC故障判断程序，有效解决了现有SOC测量数值失效，导致电池系统存在运行安全隐患的问题；且在降低电池系统运行成本的同时，提高了故障报警效率，有效提高了电池系统整体的运行稳定性和安全性。

摘要： 本发明涉及一种适用于SoC芯片的时钟模块设计方法，属于数字芯片设计技术领域。本发明中，当时钟模块接收到时钟改变的命令时，通过时钟选择单元自动切换至外部晶振时钟源，当时钟改变事件完成后，再自动切换至内部稳定后的PLL时钟源。本发明能够实现当SoC芯片的时钟信号在上电复位、功耗管理、时钟频率改变时，避免SoC芯片的处理器等核心模块处于时钟信号不确定的状态。

摘要： 本发明属于芯片设计领域，尤其涉及SoC设计方法和装置，包括设置SoC内部组成部件包括内核器件、电压监测电路和电源管理单元；从第一电压起，根据反馈结果，提升为内核器件供电的电压，确定第二电压；锁存第二电压。通过设置内部组成部件，能够明确各个内部组成部件的功能，有利于后续为研发和维护提供明确的技术支持，降低成本；通过电压监测电路的反馈结果，能够确定内部组成部件的工作状态，防止SoC因为部分内部组成部件的工作状态异常引起的功能失效；通过逐步提升为内核器件供电的电压来确定第二电压，能够确定合适的工作电压，降低因为不必要的高电压导致的额外功耗；通过锁存第二电压能够提高电源管理单元的控制能力，以降低整体的功耗。

摘要： 本公开涉及一种SoC芯片顶层模块集成设计方法及系统，其中方法包括：获取目标SoC芯片的设计文件，所述设计文件是基于硬件描述语言预先编写的；通过指定Python程序调用Pyverilog的代码解析器和数据流分析器，以对所述设计文件进行代码解析和数据流分析处理得到各个底层模块的设计信息；接收用户针对所述设计信息中的第一部分信息的输入信息，响应于用户针对所述设计信息中的第二部分信息的确认操作，基于所述设计信息和所述输入信息生成第一配置文件；通过所述指定Python程序读取所述第一配置文件，并调用所述Pyverilog的代码生成器以使所述代码生成器基于所述第一配置文件生成顶层设计文件。

摘要： 本发明公开了一种多核SoC共享外部存储器接口设计方法，外部存储接口控制器内部设计配置全局控制寄存器、时钟配置寄存器和空间控制寄存器，进行外部存储接口控制器时钟配置，选用系统时钟时的分频系数，以及外部存储器时序控制；全局控制寄存器用于配置外部存储接口控制器内部工作时钟，及读取外部存储器状态；时钟配置寄存器用于配置外部存储接口控制器的输出时钟，连接外部存储器的工作时钟；空间控制寄存器用于外部存储接口控制器支持的四个存储器空间的外部存储器读写时序控制；本发明采用精简化设计将多个处理器核的外部存储器接口进行优化，共享一个外部存储器接口，取得了减小系统体积的效果，提高工作效率。

摘要： 本发明公开了一种基于SOC芯片单线烧录与在线仿真的自适应编解码电路设计方法；包括有以下方法步骤：S1、向系统中进行输入各项参数；S2、统计获得参数生成、参数更新的参数；S3、上位机与芯片的同步参数处理；本发明单线通信系统的传输速率通过N值的变化来适应芯片系统时钟的变化，使用芯片系统时钟来解析单线数据，按照单线协议的约定，实现自适应同步数据处理，使得本发明具有自适应调节处理，方式多样，灵活处理使用，不会受到通信协议的限制，异步处理系统设计简单，便于实现。

摘要： 本发明属于芯片设计领域，尤其涉及一种高功低耗SoC设计方法、装置和系统，方法包括设置CPU和滤波算法加速器；设置数据处理机制，以CPU执行主程序，以滤波算法加速器执行FFT算法。通过通过设置CPU能够完成复杂的主程序，通过设置滤波算法加速器能够分担FFT处理时产生的高功耗，在SoC实现高功能和低消耗之间取得平衡。

摘要： 本发明公开了一种超低功耗的电能表计量soc设计方案，包括模拟区、唤醒区、常开区和断电区；所述常开区包括PMU、BOOT、dft测试机制；所述唤醒区包括CPU、FLASH、总线控制、管脚控制、系统时钟产生以及12bitADC；所述断电区包括高频时钟控制；其工作模式包括超低功耗模式、轻度睡眠模式和正常工作模式；所述超低功耗模式是常开区为通电工作状态，唤醒区和断电区处于断电状态；所述轻度睡眠模式是唤醒区和常开区为通电工作状态，断电区处于断电状态；所述正常工作模式是唤醒区、常开区和断电区均处于通电工作状态。本发明，通过对数字部分进行电源域划分和电源控制，使芯片进入超低功耗模式后，芯片的动静态功耗都大大降低。