SDRAM

摘要： SD卡是一种基于半导体快闪记忆器的新一代记忆设备,具有体积小、速度快、容量大、成本低、支持热插拔等优点,相比于MMC卡增加了安全性和更快的读写速度,相比于传统的ROM存储器有更大的容量和更小的体积。本文结合FPGA技术,介绍一种基于SD卡的VGA图片显示和切换装置,用FPGA读取出SD卡中存放的图片数据缓存在SDRAM中,并显示在VGA显示器上。测试结果表示,通过FPGA与SD卡的SPI通信可以很好的完成图片的VGA显示与切换。

摘要： 随着社会经济的快速发展,私家车的数量快速增长,交通事故的发生率也不断提高。为降低交通事故的发生率,文中基于FPGA设计了一款驾驶辅助系统。系统中语音播报模块和APP界面可以将车辆前方交通标识的具体内容呈献给用户,减少用户因看不见或看不清交通标识而造成的交通事故。系统分为识别和驱动两部分,识别部分由OV5640摄像头、FPGA、SDRAM组成,驱动部分的主要原理是提取识别后的特征值数据,将其与模板进行匹配,从而正确输出与识别结果对应的语音与图像。系统还加入了小车与VGA显示屏,通过VGA显示屏显示图像来检测APP页面输出的图像是否正确,利用小车模拟用户实际接收摄像头识别信息后做出的实时反应,从而构造一个丰富的人机交互系统,极大地增强了用户体验。

摘要： 为了实现对高清视频图像的实时稳定的传输,基于当前成熟高速可靠稳定的以太网,结合具有强大并行处理能力的FPGA设计了一种基于FPGA和以太网的实时视频传输系统。该系统主要采用了Altera公司的Cyclone Ⅳ系列FPGA开发板,OV5640摄像头作为视频图像数据采集口,数据通过SDRAM读写FIFO,写入读出SDRAM,以太网数据通信模块读出数据后进行数据格式封装,经过RJ45以太网接口,最终视频图像在显示器上显示。

摘要： 为了保存经过采集和处理后的图像,并且确保传输图像的实时性和高效性,设计了一种远距离、高效率传输存储系统,该系统的FPGA主控芯片是Altera公司研发的Cyclone IV E系列,通过以太网中的UDP协议实现图像数据的传输;首先,通过摄像头OV5640进行图像数据的采集;其次,把采集到的数据进行图像预处理;然后,把处理后的图像通过SDRAM进行缓存;最后,通过网线利用UDP传输协议传输到上位机上进行保存;该方法适用于数据传输量大、传输距离远以及传输效率高等要求,并且能够实时的保存处理后的图像数据,为后续的处理奠定了基础。

摘要： 为满足多传感器数据采集及分析和图像融合等系统对多通道数据采集、缓存与处理的需求,本文设计了基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的多通道数据采集输入、数据优先级仲裁、SDRAM数据读写控制以及视频显示等模块,实现了多通道数据稳定采集、缓存与显示的功能.系统仿真测试结果表明,本系统数据读写准确,能够满足多通道数据高速、实时采集与缓存的功能.本系统采用模块化设计,通用性强、灵活性好,具有较高的工程应用价值.

摘要： 针对双目视觉的位姿测量系统中两摄像头采集图像数据不同步和不能并行运算的问题,设计了基于FPGA的单个以太网口的双目图像采集系统.系统采用两片数字图像传感器OV5640完成对前端图像数据的采集,以FPGA芯片作为控制核心,把采集的两个摄像头图像数据通过两个写FIFO交替存储在SDRAM存储器,再通过计数器的计数值交替变换两个读FIFO的读请求继而交替读出存储在SDRAM存储器的图像数据,最终数据以UDP协议通过MII接口发送给PH Y芯片再以网线发送至上位机,上位机根据辅助信息即可实现两个摄像头的实时显示.实验结果表明:实现了两摄像头同步工作、并行运算,并且系统具有结构简单、体积小、成本低、传输稳定等优点,可满足双目视觉的位姿测量系统中对图像采集的要求.

摘要： 对同步动态随机存储器(SDRAM)的时序参数进行了分析,并采用Shmoo测试方法,对某国产DDR2 SDRAM的tRCD、tRAS、tRP、tRC、tCK等时序参数的容限进行了测试.通过与JEDEC标准的对比验证,证明该产品的时序参数满足JEDEC标准的要求,并得到了相关参数的容限,为该类产品的质量评估和可靠应用提供了参考.

摘要： 主要对高速数据采集系统中SDRAM缓存的控制策略进行探讨,针对传统的SDRAM控制器设计难度大、成本高且稳定性较低的问题,设计一种采用可编程逻辑实现的SDRAM控制方法,通过状态机的跳转满足SDRAM的控制时序.由于FPGA逻辑具有较高的可移植性,使得方法具有一定的通用性,从而降低设计难度.通过Chips-cope进行调试验证,结果证实,方法能够有效对SDRAM进行读写操作,并具有较高的稳定性以及可移植性.

摘要： 由于FPGA片内存储资源有限,扩展外部存储空间是必要的,然而众多存储芯片总线结构复杂,控制繁琐.为此,本文以赛灵思的FPGA为平台,设计一种以常用而快捷的axi_stream的形式访问SDRAM的接口.

摘要： 本文介绍了SDRAM的特点和工作原理，提出了—种以FPGA为核心控制器，采用单片SDRAM与FPGA片内高速小容量FIFO实现多通道海量FIFO的设计方法。核心控制器中集成了SDRAM的控制时序与多通道存储控制时序，通过控制器接口可使得对SDRAM的操作如同通用的FIFO一样简单，同时可以实现一片SDRAM向多通道FIFO的转换。核心控制器的同件编程采用Verilog硬件描述语言进行设计，可移植性强，易集成于其它数字系统中。本文介绍的方法已成功地用于4通道PXI串行通讯卡产品设计中。

摘要： 本文介绍了SDRAM的特点和工作原理，提出了—种以FPGA为核心控制器，采用单片SDRAM与FPGA片内高速小容量FIFO实现多通道海量FIFO的设计方法。核心控制器中集成了SDRAM的控制时序与多通道存储控制时序，通过控制器接口可使得对SDRAM的操作如同通用的FIFO一样简单，同时可以实现一片SDRAM向多通道FIFO的转换。核心控制器的同件编程采用Verilog硬件描述语言进行设计，可移植性强，易集成于其它数字系统中。本文介绍的方法已成功地用于4通道PXI串行通讯卡产品设计中。

摘要： 本文介绍了SDRAM的特点和工作原理，提出了—种以FPGA为核心控制器，采用单片SDRAM与FPGA片内高速小容量FIFO实现多通道海量FIFO的设计方法。核心控制器中集成了SDRAM的控制时序与多通道存储控制时序，通过控制器接口可使得对SDRAM的操作如同通用的FIFO一样简单，同时可以实现一片SDRAM向多通道FIFO的转换。核心控制器的同件编程采用Verilog硬件描述语言进行设计，可移植性强，易集成于其它数字系统中。本文介绍的方法已成功地用于4通道PXI串行通讯卡产品设计中。

摘要： 本文介绍了SDRAM的特点和工作原理，提出了—种以FPGA为核心控制器，采用单片SDRAM与FPGA片内高速小容量FIFO实现多通道海量FIFO的设计方法。核心控制器中集成了SDRAM的控制时序与多通道存储控制时序，通过控制器接口可使得对SDRAM的操作如同通用的FIFO一样简单，同时可以实现一片SDRAM向多通道FIFO的转换。核心控制器的同件编程采用Verilog硬件描述语言进行设计，可移植性强，易集成于其它数字系统中。本文介绍的方法已成功地用于4通道PXI串行通讯卡产品设计中。

摘要： 介绍了如何利用FPGA控制SDRAM实现实时SAR成像系统的转置存储。首先介绍了转置存储的工作原理，接着分析了SDRAM的工作状态并重点研究了基于FPGA的SDRAM控制器设计，最后立足系统设计指标，构造地址计数器和引入乒乓倒换结构存取以满足SAR实时成像系统中转置存储的需求。

摘要： 介绍了如何利用FPGA控制SDRAM实现实时SAR成像系统的转置存储。首先介绍了转置存储的工作原理，接着分析了SDRAM的工作状态并重点研究了基于FPGA的SDRAM控制器设计，最后立足系统设计指标，构造地址计数器和引入乒乓倒换结构存取以满足SAR实时成像系统中转置存储的需求。

摘要： 介绍了如何利用FPGA控制SDRAM实现实时SAR成像系统的转置存储。首先介绍了转置存储的工作原理，接着分析了SDRAM的工作状态并重点研究了基于FPGA的SDRAM控制器设计，最后立足系统设计指标，构造地址计数器和引入乒乓倒换结构存取以满足SAR实时成像系统中转置存储的需求。

摘要： 介绍了如何利用FPGA控制SDRAM实现实时SAR成像系统的转置存储。首先介绍了转置存储的工作原理，接着分析了SDRAM的工作状态并重点研究了基于FPGA的SDRAM控制器设计，最后立足系统设计指标，构造地址计数器和引入乒乓倒换结构存取以满足SAR实时成像系统中转置存储的需求。

摘要： 介绍了如何利用FPGA控制SDRAM实现实时SAR成像系统的转置存储。首先介绍了转置存储的工作原理，接着分析了SDRAM的工作状态并重点研究了基于FPGA的SDRAM控制器设计，最后立足系统设计指标，构造地址计数器和引入乒乓倒换结构存取以满足SAR实时成像系统中转置存储的需求。

摘要： DDR SDRAM高容量和快速度的优点使它获得了广泛的应用.本文阐述了DDR控制器及其DDR内存接口的设计实现方法，该方法能使设计尽可能简单，对时序和布局布线进行了优化处理，并通过参数的在线配置满足不同内存颗粒的参数需求，保证了控制的灵活性和可扩展性。该设计经过仿真显示，完全符合要求。

摘要： 本发明涉及集成电路技术领域，特别是涉及DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备。DDR SDRAM控制电路包括：延时锁相环，用于产生预设时钟信号；时钟电路，用于根据预设时钟信号产生至少二倍频以上的参考时钟信号；数据相位选择器；时钟相位选择器；以及逻辑控制器，用于：在进行写操作时，根据参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，从而有利于平衡延时控制。

摘要： 本发明提供一种SDRAM的数据存取电路以及一种SDRAM的数据存取系统。所述SDRAM的数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。通过所述数据地址接口分别传输地址信号和数据信号至SDRAM，因此数据存取电路只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少数据存取电路的接口个数，简化电路的硬件结构，满足电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品。

摘要： 一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一总线传送复数个信号。终端电路卡具有复数个终端电阻。第一插槽配置在该共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在该共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时该终端电路卡安装在第二插槽上。利用本DDRII SDRAM与DDRIII SDRAM的共用模组，使用者可以无需更换主机板而交替使用DDRIISDRAM与DDRIII SDRAM。

摘要： 本发明涉及DDR SDRAM物理层接口电路与DDR SDRAM控制装置。本发明的DDR SDRAM物理层接口电路使用较少电路面积并能调整内存控制器与储存电路之间的信号的相位，包含：多相位时脉产生器产生多个时脉包含参考时脉、第一时脉、第二时脉与第三时脉；除频电路依据该第一时脉产生物理层时脉；时脉输出路径输出该参考时脉给该储存电路；第一输出电路依据该内存控制器的第一输入信号、第一时脉与物理层时脉输出第一输出信号给该储存电路；第二输出电路依据该内存控制器的第二输入信号、第二时脉与物理层时脉输出第二输出信号给该储存电路；以及第三输出电路依据该内存控制器的第三输入信号、第三时脉与物理层时脉输出第三输出信号给该储存电路。

摘要： 本发明提供一种多存储列SDRAM控制方法以及SDRAM控制器，其在构成多存储列SDRAM的情况下，也能够防止性能的降低，并将部件个数的增加抑制为最小限。在将多个SDRAM装置的数据总线进行连接而构成的多存储列SDRAM的控制方法中，对于所述多个SDRAM装置的中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行数据的读或写。

摘要： 本发明涉及集成电路技术领域，特别是涉及DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备。DDR SDRAM控制电路包括：延时锁相环，用于产生预设时钟信号；时钟电路，用于根据预设时钟信号产生至少二倍频以上的参考时钟信号；数据相位选择器；时钟相位选择器；以及逻辑控制器，用于：在进行写操作时，根据参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，从而有利于平衡延时控制。

摘要： 本发明公开了一种SDRAM控制器及对SDRAM存储空间的访问方法，所述SDRAM控制器，用于对同步动态随机存储器(SDRAM)存储空间进行访问，包括：主设备模块、一条以上的上行通道和SDRAM模块；所述主设备模块外接多个需要访问所述SDRAM存储空间的主设备，用于根据预设的主设备与上行信道间的映射关系，将所述主设备发来的读写操作请求以数据包的方式、通过对应的上行通道发送到所述SDRAM模块；所述SDRAM模块用于在接收到所述读写操作请求后，根据所述读写操作请求中携带的控制信息实现对所述SDRAM存储空间的读写操作。本发明简化了系统的设计，提高了对外部SDRAM存储空间访问的效率。

摘要： 本发明提供一种SDRAM的数据存取电路以及一种SDRAM的数据存取系统。所述SDRAM的数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。通过所述数据地址接口分别传输地址信号和数据信号至SDRAM，因此数据存取电路只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少数据存取电路的接口个数，简化电路的硬件结构，满足电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品。

摘要： 一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一总线传送复数个信号。终端电路卡具有复数个终端电阻。第一插槽配置在该共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在该共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时该终端电路卡安装在第二插槽上。利用本DDRII SDRAM与DDRIII SDRAM的共用模组，使用者可以无需更换主机板而交替使用DDRIISDRAM与DDRIII SDRAM。

摘要： 本实用新型提供一种SDRAM的数据存取电路及SDRAM的数据存取系统。所述SDRAM的数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。通过所述数据地址接口分别传输地址信号和数据信号至SDRAM，因此数据存取电路只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少数据存取电路的接口个数，简化电路的硬件结构，满足电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品。